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アイテム
命令実行によるプロセッサ制御回路の検査 -タイミングコントローラの検査を考慮したときのシーケンサ最小テスト集合の導出手続き-
https://ipsj.ixsq.nii.ac.jp/records/28235
https://ipsj.ixsq.nii.ac.jp/records/28235378dc706-dbfa-48c9-bc81-4c13d0672b11
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1990 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1990-10-08 | |||||||
タイトル | ||||||||
タイトル | 命令実行によるプロセッサ制御回路の検査 -タイミングコントローラの検査を考慮したときのシーケンサ最小テスト集合の導出手続き- | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Testing Processor Control Circuit with Instruction Execution -Minimum Test Set for Sequencer Considering Timing Controller Test- | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
岡山大学工学部 | ||||||||
著者所属 | ||||||||
岡山大学工学部 | ||||||||
著者所属 | ||||||||
岡山大学工学部 | ||||||||
著者所属 | ||||||||
岡山大学工学部 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering Science, Okayama University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering Science, Okayama University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering Science, Okayama University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering Science, Okayama University | ||||||||
著者名 |
的場, 和男
× 的場, 和男
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著者名(英) |
K., Matoba
× K., Matoba
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | プロセッサ制御回路は機能的にシーケンサ(),タイミングコントローラ()およびコンディション・ディサイダに分割されるが,このうちのSCについては,命令実行により検査するという前提の下で,既に最小テスト集合(の入力と状態との組のすべてを生起する最小数の命令実行)導出法が与えられている.しかし,この方法では,並行して実施できるTCの検査が全く考慮されていない.本論文では,TCの検査も考慮したときのSCの最小テスト集合導出法を示している.この方法によれば,TCの入力と状態との組を最大限に検査できるような,SCの最小テスト集合が得られる.また,その最小テスト集合で生起できない(の)入力と状態との組に対するテスト集合の要素数は最小となる. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | A processor contlor circuit can be separated into three blocks, Sequencer (SC), Timing Controller (TC), Condition Decider. There are some studies on testing each block with instruction executions, where a test set is a set of instruction executions which generate all of the input-state vectors in the block. This paper describes a method of generating the minimum test set for SC which covers the input-state vectors in TC as many as possible. In case of Intel 8080 processors, about 95 percent of the input-state vectors in TC are covered by the test set for SC obtained by the use of the method. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1990, 号 81(1990-SLDM-054), p. 1-8, 発行日 1990-10-08 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |