シミュレーティド・アニーリングを用いたテクノロジーマッピング

• Item type: SIG Technical Reports(1)
• 公開日: 1993-12-16
• タイトル: シミュレーティド・アニーリングを用いたテクノロジーマッピング
• タイトル / 言語: en
• タイトル: Technology Mapping with Simulated Annealing
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 大阪府立大学工学部
• 著者所属: 大阪府立大学工学部
• 著者所属: 大阪府立大学工学部
• 著者所属(英): en
• 著者所属(英): Fuculty of Engineering, University of OSAKA Prefecture
• 著者所属(英): en
• 著者所属(英): Fuculty of Engineering, University of OSAKA Prefecture
• 著者所属(英): en
• 著者所属(英): Fuculty of Engineering, University of OSAKA Prefecture
• 著者名: 原嶋, 勝美; 福永, 邦雄; 小迫, 秀夫
• 著者名(英): Katsumi, Harashima; Kunio, Fukunaga; Hideo, Kosako
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、高速化を目標としたテクノロジーマッピングについて述べる。従来レイアウト設計における配置手法として利用されていたシミュレーティドアニーリング法は、逐次改善処理において局所最適解に陥りることを避けようとする方法であるが、多くの処理時間が必要である。そこで、温度パラメータを解の改善度に基づいて非線形に減少させることにより高速化を図り、テクノロジーマッピングに用いた。その結果、既存のテクノロジーマッピング・システムに比べ、処理時間は3倍?19倍になり、得られた回路の遅延時間および面積ともに、同程度以上の結果が得られた。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we will present a technology mapping with the improved simulated annealing. Simulated annealing methods have been used for placement circuit modules in the layout phase, can get good solutions. However, they are very slowly. Therefor, we attempt this method speed-up decreasing a temperature-parameter non-linealy, and apply this one to a technology-mapping. As a result of, our method is faster than the logic synthesis system MIS and gets good solutions.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1993, 号 111(1993-SLDM-069), p. 17-22, 発行日 1993-12-16
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会