@techreport{oai:ipsj.ixsq.nii.ac.jp:00028005, author = {原嶋, 勝美 and 福永, 邦雄 and 小迫, 秀夫 and Katsumi, Harashima and Kunio, Fukunaga and Hideo, Kosako}, issue = {111(1993-SLDM-069)}, month = {Dec}, note = {本稿では、高速化を目標としたテクノロジーマッピングについて述べる。従来レイアウト設計における配置手法として利用されていたシミュレーティドアニーリング法は、逐次改善処理において局所最適解に陥りることを避けようとする方法であるが、多くの処理時間が必要である。そこで、温度パラメータを解の改善度に基づいて非線形に減少させることにより高速化を図り、テクノロジーマッピングに用いた。その結果、既存のテクノロジーマッピング・システムに比べ、処理時間は3倍?19倍になり、得られた回路の遅延時間および面積ともに、同程度以上の結果が得られた。, In this paper, we will present a technology mapping with the improved simulated annealing. Simulated annealing methods have been used for placement circuit modules in the layout phase, can get good solutions. However, they are very slowly. Therefor, we attempt this method speed-up decreasing a temperature-parameter non-linealy, and apply this one to a technology-mapping. As a result of, our method is faster than the logic synthesis system MIS and gets good solutions.}, title = {シミュレーティド・アニーリングを用いたテクノロジーマッピング}, year = {1993} }