帯域内位相雑音の低減に向けた3次MASH型∆ΣFDCに基づくデジタル位相同期回路の設計

• Item type: SIG Technical Reports(1)
• 公開日: 2022-11-21
• タイトル: 帯域内位相雑音の低減に向けた3次MASH型∆ΣFDCに基づくデジタル位相同期回路の設計
• タイトル / 言語: en
• タイトル: Design of Digital Phase-Locked Loop Circuit based on 3rd-Order MASH ∆Σ FDC for Low In-Band Phase Noise
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ハードウェアデザイン
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: 東京大学大学院工学系研究科附属システムデザイン研究センター
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻／東京大学大学院工学系研究科附属システムデザイン研究センター
• 著者所属(英): en
• 著者所属(英): Dept.of Electrical Engineering and Information Systems, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Systems Design Lab., School of Engineering, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept.of Electrical Engineering and Information Systems, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept.of Electrical Engineering and Information Systems, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept.of Electrical Engineering and Information Systems, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept.of Electrical Engineering and Information Systems, The University of Tokyo / Systems Design Lab., School of Engineering, The University of Tokyo
• 著者名: 岩下, 僚我; 徐, 祖楽; 長田, 将; 柴田, 凌弥; 熊野, 陽; 飯塚, 哲也
• 著者名(英): Ryoga, Iwashita; Zule, Xu; Masaru, Osada; Ryoya, Shibata; Yo, Kumano; Tetsuya, Iizuka
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: ∆Σ FDC-PLL は ∆Σ 変調により低域の量子化雑音低減が可能な PLL であるが，帯域幅を狭くする必要がある．本論文では MASH を用いたより高い次数の ∆Σ FDC-PLL の設計方法を提案している．提案手法により従来よりも帯域内の量子化雑音が低減され，ループの最適化をより柔軟に行うことができる．設計には 65nm LP CMOS プロセスを用い，従来の構成に 3bit SAR ADC と ∆Σ ADC を加え実装した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: ∆Σ frequency-to-digital converter based phase locked loops (FDC-PLLs) can reduce its quantization noise at low frequency by ∆Σ modulation. However, it requires narrow PLL bandwidth. This paper proposes the method to design higher-order ∆Σ FDC-PLLs by applying multi-stage noise shaping (MASH). The proposed PLLs can make in-band quantization noise lower than that of conventional FDC-PLLs , which enables more flexible loop optimization. The proposed PLL is designed in 65 nm CMOS process using 3bit SAR ADC and a ∆Σ ADC.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2022-SLDM-200, 号 25, p. 1-6, 発行日 2022-11-21
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会