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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2021
  4. 2021-ARC-245

マルチレベルセル相変化メモリを用いた連想メモリ

https://ipsj.ixsq.nii.ac.jp/records/211904
https://ipsj.ixsq.nii.ac.jp/records/211904
929f8665-8796-4ec2-9a0f-a533ad796362
名前 / ファイル ライセンス アクション
IPSJ-ARC21245006.pdf IPSJ-ARC21245006.pdf (2.1 MB)
Copyright (c) 2021 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2021-07-13
タイトル
タイトル マルチレベルセル相変化メモリを用いた連想メモリ
タイトル
言語 en
タイトル Content addressable memory using multi-level cell phase-change memory
言語
言語 jpn
キーワード
主題Scheme Other
主題 マイクロアーキテクチャ・デバイス技術
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
千葉大学大学院融合理工学府
著者所属
千葉大学大学院工学研究院
著者所属(英)
en
Graduate School of Science and Engineering, Chiba University
著者所属(英)
en
Graduate School of Engineering, Chiba University
著者名 高橋, 知宏

× 高橋, 知宏

高橋, 知宏

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難波, 一輝

× 難波, 一輝

難波, 一輝

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著者名(英) Tomohiro, Takahashi

× Tomohiro, Takahashi

en Tomohiro, Takahashi

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Kazuteru, Namba

× Kazuteru, Namba

en Kazuteru, Namba

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論文抄録
内容記述タイプ Other
内容記述 現在,連想メモリのメモリセルには,SRAM が用いられることが一般的であるが,SRAM を用いると必要なトランジスタ数が多くなるという欠点が存在する.このため,SRAM よりは動作速度が遅くなるが,トランジスタ数は少なくなる様々な素子を使うことが提案されている.それらの素子の 1 つに相変化メモリがあり,先行研究では,シングルレベルセル相変化メモリを連想メモリセルへ用いていた.そして,相変化メモリはマルチレベルセルでも運用可能という特徴を持つ.そこで本研究では,相変化メモリを用いて,連想メモリセルをマルチレベルセルで運用するための回路を考案し,それを HSPICE でシミュレーションしてその動作を検証した.結果,連想メモリの実装に必要なトランジスタ数を,1bit 当たり 9~10 個から 6 個にまで削減することに成功した.
論文抄録(英)
内容記述タイプ Other
内容記述 Nowadays, SRAM is generally used for memory cells of a content addressable memory. However, using SRAM has the disadvantage of increasing the number of transistors. For this reason, various elements have been proposed to reduce the number of transistors. A phase-change memory (PCM) is one of the promising elements. In the previous researches, the phase-change memory was operated as a single-level memory system in a content addressable memory. And the phase-change memory can operate as a multi-level memory system. Therefore, this work has presented a content addressable memory cell using a multi-level cell phase-change memory, and simulated it with HSPICE to verify its operation. As a result, we succeeded in reducing the number of transistors from 9~10 to 6 per 1bit.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2021-ARC-245, 号 6, p. 1-6, 発行日 2021-07-13
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 17:38:15.445852
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