@techreport{oai:ipsj.ixsq.nii.ac.jp:00211904,
 author = {高橋, 知宏 and 難波, 一輝 and Tomohiro, Takahashi and Kazuteru, Namba},
 issue = {6},
 month = {Jul},
 note = {現在，連想メモリのメモリセルには，SRAM が用いられることが一般的であるが，SRAM を用いると必要なトランジスタ数が多くなるという欠点が存在する．このため，SRAM よりは動作速度が遅くなるが，トランジスタ数は少なくなる様々な素子を使うことが提案されている．それらの素子の 1 つに相変化メモリがあり，先行研究では，シングルレベルセル相変化メモリを連想メモリセルへ用いていた．そして，相変化メモリはマルチレベルセルでも運用可能という特徴を持つ．そこで本研究では，相変化メモリを用いて，連想メモリセルをマルチレベルセルで運用するための回路を考案し，それを HSPICE でシミュレーションしてその動作を検証した．結果，連想メモリの実装に必要なトランジスタ数を，1bit 当たり 9~10 個から 6 個にまで削減することに成功した．, Nowadays, SRAM is generally used for memory cells of a content addressable memory. However, using SRAM has the disadvantage of increasing the number of transistors. For this reason, various elements have been proposed to reduce the number of transistors. A phase-change memory (PCM) is one of the promising elements. In the previous researches, the phase-change memory was operated as a single-level memory system in a content addressable memory. And the phase-change memory can operate as a multi-level memory system. Therefore, this work has presented a content addressable memory cell using a multi-level cell phase-change memory, and simulated it with HSPICE to verify its operation. As a result, we succeeded in reducing the number of transistors from 9~10 to 6 per 1bit.},
 title = {マルチレベルセル相変化メモリを用いた連想メモリ},
 year = {2021}
}