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  1. シンポジウム
  2. シンポジウムシリーズ
  3. DAシンポジウム
  4. 2016

論理BISTにおけるスキャンイン電力制御手法とTEG評価

https://ipsj.ixsq.nii.ac.jp/records/174531
https://ipsj.ixsq.nii.ac.jp/records/174531
2ab13645-4750-47b3-81a5-2fd9350ca0ab
名前 / ファイル ライセンス アクション
IPSJ-DAS2016015.pdf IPSJ-DAS2016015.pdf (1.7 MB)
Copyright (c) 2016 by the Information Processing Society of Japan
オープンアクセス
Item type Symposium(1)
公開日 2016-09-07
タイトル
タイトル 論理BISTにおけるスキャンイン電力制御手法とTEG評価
タイトル
言語 en
タイトル A Flexible Scan-in Power Control Method for Scan-Based Logic BIST and Its Evaluation on TEG Chips
言語
言語 jpn
キーワード
主題Scheme Other
主題 テスト・故障診断
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_5794
資源タイプ conference paper
著者所属
九州工業大学
著者所属
愛媛大学
著者所属
九州工業大学
著者所属
九州工業大学
著者所属
九州工業大学
著者所属(英)
en
Kyushu Institute of Technology
著者所属(英)
en
Ehime University
著者所属(英)
en
Kyushu Institute of Technology
著者所属(英)
en
Kyushu Institute of Technology
著者所属(英)
en
Kyushu Institute of Technology
著者名 加藤, 隆明

× 加藤, 隆明

加藤, 隆明

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王, 森レイ

× 王, 森レイ

王, 森レイ

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佐藤, 康夫

× 佐藤, 康夫

佐藤, 康夫

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梶原, 誠司

× 梶原, 誠司

梶原, 誠司

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温, 暁青

× 温, 暁青

温, 暁青

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著者名(英) Takaaki, Kato

× Takaaki, Kato

en Takaaki, Kato

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Senling, Wang

× Senling, Wang

en Senling, Wang

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Yasuo, Sato

× Yasuo, Sato

en Yasuo, Sato

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Seiji, Kajihara

× Seiji, Kajihara

en Seiji, Kajihara

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Xiaoqing, Wen

× Xiaoqing, Wen

en Xiaoqing, Wen

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論文抄録
内容記述タイプ Other
内容記述 スキャンベースの論理 BIST では,テスト時の過大な消費電力が問題となっている.適切なテスト時消費電力は回路毎に異なり,電力を下げ過ぎてもテスト品質の低下やパターン数増加によるテストコスト増加の問題を生じさせる.本研究では,論理 BIST のテストパターンに使われる疑似ランダムパターンに対して,スキャンイン時のトグル率が指定した目標値になるようパターンを変更し,テスト時の電力を制御する手法を提案する.目標トグル率を実現するテストパターンが多く存在する中で,本手法は故障検出率が高くなるようなパターンに変更する.実験では,目標トグル率に対する故障検出率評価や TEG チップの測定結果により,提案手法の有効性を示す.
論文抄録(英)
内容記述タイプ Other
内容記述 High power dissipation during scan-based logic BIST is a crucial problem that can lead to over-testing or chip damage. Although low power technology is strongly required, controlling the test power of a circuit to an appropriate level in logic BIST is difficult. This paper proposes a novel power-controlling method to control the toggle rate in scan shift operation to an specified level by modifying pseudo random patterns generated by a TPG (Test Pattern Generator) in logic BIST. Different from previous methods, the proposed method is able to maintain high fault coverage without test time increase. Simulation-based experiments clearly demonstrate that the proposed method can control toggle rate during scan-in operation and evaluations on TEG chips show its impact on circuit delay.
書誌情報 DAシンポジウム2016論文集

巻 2016, 号 15, p. 79-84, 発行日 2016-09-07
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 06:39:11.791386
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