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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2015
  4. 2015-SLDM-172

三次元積層型浮動小数点積和演算器の回路分割手法の検討

https://ipsj.ixsq.nii.ac.jp/records/145535
https://ipsj.ixsq.nii.ac.jp/records/145535
42920332-d41f-4008-b26c-6e84894ee8c6
名前 / ファイル ライセンス アクション
IPSJ-SLDM15172005.pdf IPSJ-SLDM15172005.pdf (978.7 kB)
Copyright (c) 2015 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2015-10-19
タイトル
タイトル 三次元積層型浮動小数点積和演算器の回路分割手法の検討
タイトル
言語 en
タイトル Design of a 3-D Stacked Floating-point Fused Multiply-Add Unit
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
山形大学大学院理工学研究科情報科学専攻
著者所属
山形大学大学院理工学研究科情報科学専攻
著者所属
東北大学サイバーサイエンスセンター
著者所属
東北大学サイバーサイエンスセンター
著者所属(英)
en
Graduate School of Science and Engineering, Yamagata University
著者所属(英)
en
Graduate School of Science and Engineering, Yamagata University
著者所属(英)
en
Cyberscience Center, Tohoku University
著者所属(英)
en
Cyberscience Center, Tohoku University
著者名 細川, 磨生

× 細川, 磨生

細川, 磨生

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多田, 十兵衛

× 多田, 十兵衛

多田, 十兵衛

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江川, 隆輔

× 江川, 隆輔

江川, 隆輔

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小林, 広明

× 小林, 広明

小林, 広明

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著者名(英) Maiki, Hosokawa

× Maiki, Hosokawa

en Maiki, Hosokawa

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Jubee, Tada

× Jubee, Tada

en Jubee, Tada

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Ryusuke, Egawa

× Ryusuke, Egawa

en Ryusuke, Egawa

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Hiroaki, Kobayashi

× Hiroaki, Kobayashi

en Hiroaki, Kobayashi

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論文抄録
内容記述タイプ Other
内容記述 近年,LSI の更なる性能向上の手段として 3 次元積層技術が注目されている.三次元積層技術を用いて浮動小数点演算器を実装する場合,回路分割手法により性能が大きく変化する.本研究では,三次元積層型浮動小数点積和演算器のための回路分割手法を検討する.演算器内の部分積生成部,部分積圧縮部,およびシフタに着目した回路分割手法を提案し,提案手法に基づいて三次元積層型浮動小数点積和演算器を設計し性能を評価する.回路シミュレータによる評価の結果,提案手法を用いて設計された三次元積層型倍精度浮動小数点積和演算器は,二次元実装の場合と比較して最大 21.7%の高速化を達成した.
論文抄録(英)
内容記述タイプ Other
内容記述 In the design of 3-D stacked floating-point units, a partitioning method affects the performance and the power consumption. To realize a high-performance and low-power 3-D stacked floating point fused multiply-add unit, this paper discusses and proposes circuit partitioning methods for a floating point fused multiply-add unit. The proposed methods focus on the partial product generator, the partial product reduction tree, and the shifter. Experimental results show the 3-D stacked fused multiply-add unit which is designed based on the proposed partitioning method achieves a 21.7% critical path delay reduction compared to the 2-D implementation.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2015-SLDM-172, 号 5, p. 1-5, 発行日 2015-10-19
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8639
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 18:18:42.596928
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