@techreport{oai:ipsj.ixsq.nii.ac.jp:00145535,
 author = {細川, 磨生 and 多田, 十兵衛 and 江川, 隆輔 and 小林, 広明 and Maiki, Hosokawa and Jubee, Tada and Ryusuke, Egawa and Hiroaki, Kobayashi},
 issue = {5},
 month = {Oct},
 note = {近年，LSI の更なる性能向上の手段として 3 次元積層技術が注目されている．三次元積層技術を用いて浮動小数点演算器を実装する場合，回路分割手法により性能が大きく変化する．本研究では，三次元積層型浮動小数点積和演算器のための回路分割手法を検討する．演算器内の部分積生成部，部分積圧縮部，およびシフタに着目した回路分割手法を提案し，提案手法に基づいて三次元積層型浮動小数点積和演算器を設計し性能を評価する．回路シミュレータによる評価の結果，提案手法を用いて設計された三次元積層型倍精度浮動小数点積和演算器は，二次元実装の場合と比較して最大 21.7％の高速化を達成した．, In the design of 3-D stacked floating-point units, a partitioning method affects the performance and the power consumption. To realize a high-performance and low-power 3-D stacked floating point fused multiply-add unit, this paper discusses and proposes circuit partitioning methods for a floating point fused multiply-add unit. The proposed methods focus on the partial product generator, the partial product reduction tree, and the shifter. Experimental results show the 3-D stacked fused multiply-add unit which is designed based on the proposed partitioning method achieves a 21.7% critical path delay reduction compared to the 2-D implementation.},
 title = {三次元積層型浮動小数点積和演算器の回路分割手法の検討},
 year = {2015}
}