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超並列計算機におけるマルチスレッド処理機構と基本性能
https://ipsj.ixsq.nii.ac.jp/records/13530
https://ipsj.ixsq.nii.ac.jp/records/135303e963106-2df4-4f08-9b81-f5ba8bfd0ba8
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL3712024.pdf (876.4 kB)
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Copyright (c) 1996 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1996-12-15 | |||||||
| タイトル | ||||||||
| タイトル | 超並列計算機におけるマルチスレッド処理機構と基本性能 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Multithread Execution Mechanisms on a Massively Parallel Computer | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 論文 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | 並列処理 | |||||||
| 著者所属 | ||||||||
| 新情報処理開発機構 | ||||||||
| 著者所属 | ||||||||
| 新情報処理開発機構 | ||||||||
| 著者所属 | ||||||||
| 新情報処理開発機構 | ||||||||
| 著者所属 | ||||||||
| 新情報処理開発機構 | ||||||||
| 著者所属 | ||||||||
| 筑波大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Universitiy of Tsukuba | ||||||||
| 著者名 |
岡本, 一晃
松岡, 浩司
廣野, 英雄
横田, 隆史
坂井, 修一
× 岡本, 一晃 松岡, 浩司 廣野, 英雄 横田, 隆史 坂井, 修一
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| 著者名(英) |
Kazuaki, Okamoto
Hiroshi, Matsuoka
Hideo, Hirono
Takashi, Yokota
Shuichi, Sakai
× Kazuaki, Okamoto Hiroshi, Matsuoka Hideo, Hirono Takashi, Yokota Shuichi, Sakai
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 超並列計算機においては 遠隔メモリ操作や遠隔手続き呼び出しにともなうレイテンシが大きな問題となる. これを解決する手段として マルチスレッド処理によるレイテンシの隠蔽があげられる. さまざまな粒度におけるマルチスレッド処理を効率良く実行するためには 効果的なハードウェアによる支援が期待できるようなスレッド処理機構を プロセッサが備える必要がある. 本稿では 効率良くマルチスレッド処理を実行するスレッド処理機構について考え 超並列計算機向けのプロセッサアーキテクチャを示す. そしてこれに基づいて現在開発中の マルチスレッド型プロセッサRICA-1を紹介し その基本性能を示す. また 遠隔メモリ操作や遠隔手続き呼び出しなどが マルチスレッド処理によるレイテンシ隠蔽によって 効率良く実現できることを示す. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Latencies of remote memory access and remote procedure call are serious problems on a massively parallel computer. In order to improve the machine performance, it is quite effective to hide these latencies by multithreading. Thread execution mechanism which is effectively supported by the hardware is indispensable to realize efficient multithread execution. In this paper, we propose the processor architecture for massively parallel computers with efficient thread execution mechanism, and present RICA-1 multithreaded processor based on it. On the RICA-1, both remote memory access and remote procedure call are realized efficiently. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 37, 号 12, p. 2398-2407, 発行日 1996-12-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
