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アイテム
サーバ用CPUのハードウェア資源削減に基づくチップマルチプロセッサの設計
https://ipsj.ixsq.nii.ac.jp/records/23367
https://ipsj.ixsq.nii.ac.jp/records/23367e1e22559-b492-4743-b8cf-c7cde38814bb
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC03155008.pdf (186.3 kB)
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Copyright (c) 2003 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2003-11-27 | |||||||
| タイトル | ||||||||
| タイトル | サーバ用CPUのハードウェア資源削減に基づくチップマルチプロセッサの設計 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Designing High Throughput Chip Multiprocessor by Reducing Hardware Resources of Server Processor | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （株）富士通研究所 | ||||||||
| 著者所属 | ||||||||
| （株）富士通研究所 | ||||||||
| 著者所属 | ||||||||
| （株）富士通研究所 | ||||||||
| 著者所属 | ||||||||
| （株）富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通株式会社 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| FUJITSU LABORATORIES LTD. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| FUJITSU LABORATORIES LTD. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| FUJITSU LABORATORIES LTD. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| FUJITSU LABORATORIES LTD. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| FUJITSU LIMITED | ||||||||
| 著者名 |
河場, 基行
× 河場, 基行
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| 著者名(英) |
Motoyuki, Kawaba
× Motoyuki, Kawaba
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | ビジネスアプリケーション分野で使用されるシステムは，単体スレッドの性能よりむしろスループット性能が要求される．この要件に答えるため我々は小型のプロセッサを複数搭載したCMPの検討を行っている．本論文は，既存のサーバプロセッサであるSPARC64 Vをベースした小型CPUコアの設計について述べたものである．SPARC64 Vのシミュレータや実チップデータを利用しながら，4ステップにわたる段階的なハードウェア削減を行った結果，コア面積で54.5%，性能で70.9% 程度を達成するCPUコアが実装できることがわかった．またこのコアを用いた2コアCMPによりほぼ同一チップ面積で22% のスループット向上が得られることを確認した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The commercial workloads requires total throughput rather than the performance for a single thread. To meet this situation, we have studied a CMP system with simple processors. This paper describes the design of the simple processor based on a server processor, SPARC64 V. Utilizing the system simulator of SPARC64 V and actual chip information, we have applied 4-staged reduction of CPU hardware resources carefully. The performance of our eventual processor core is 70.9% of SPARC64 V, while the core occupies only 54.5% area．The CMP system with 2 CPU cores can deliver 22% higher through-put than SPARC64 V. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2003, 号 119(2003-ARC-155), p. 57-62, 発行日 2003-11-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
