@techreport{oai:ipsj.ixsq.nii.ac.jp:00023367,
 author = {河場, 基行 and 大河原, 英喜 and 安島, 雄一郎 and 安里, 彰 and 安藤寿茂 and Motoyuki, Kawaba and Hideki, Okawara and Yuichiro, Ajima and Akira, Asato and Hisashige, Ando},
 issue = {119(2003-ARC-155)},
 month = {Nov},
 note = {ビジネスアプリケーション分野で使用されるシステムは，単体スレッドの性能よりむしろスループット性能が要求される．この要件に答えるため我々は小型のプロセッサを複数搭載したCMPの検討を行っている．本論文は，既存のサーバプロセッサであるSPARC64 Vをベースした小型CPUコアの設計について述べたものである．SPARC64 Vのシミュレータや実チップデータを利用しながら，4ステップにわたる段階的なハードウェア削減を行った結果，コア面積で54.5%，性能で70.9% 程度を達成するCPUコアが実装できることがわかった．またこのコアを用いた2コアCMPによりほぼ同一チップ面積で22% のスループット向上が得られることを確認した．, The commercial workloads requires total throughput rather than the performance for a single thread. To meet this situation, we have studied a CMP system with simple processors. This paper describes the design of the simple processor based on a server processor, SPARC64 V. Utilizing the system simulator of SPARC64 V and actual chip information, we have applied 4-staged reduction of CPU hardware resources carefully. The performance of our eventual processor core is 70.9% of SPARC64 V, while the core occupies only 54.5% area．The CMP system  with 2 CPU cores can  deliver 22% higher through-put than SPARC64 V.},
 title = {サーバ用CPUのハードウェア資源削減に基づくチップマルチプロセッサの設計},
 year = {2003}
}