WEKO3
アイテム
マルチスレッドプロセッサにおけるメモリアクセスレイテンシ隠蔽の一手法
https://ipsj.ixsq.nii.ac.jp/records/29393
https://ipsj.ixsq.nii.ac.jp/records/293935d5e6176-ae88-4c8d-a822-691c38e08926
| 名前 / ファイル | ライセンス | アクション |
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Copyright (c) 2001 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2001-03-08 | |||||||
| タイトル | ||||||||
| タイトル | マルチスレッドプロセッサにおけるメモリアクセスレイテンシ隠蔽の一手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A technique of hiding memory access latency for Multi - threading Processor | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 九州大学大学院システム情報科学府 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院システム情報科学研究院 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院システム情報科学研究院 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院システム情報科学研究院 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
| 著者名 |
松崎, 隆哲
富安, 洋史
大庭, 直行
雨宮, 真人
× 松崎, 隆哲 富安, 洋史 大庭, 直行 雨宮, 真人
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| 著者名(英) |
Takanori, Matsuzaki
Hiroshi, Tomiyasu
Naoyuki, Ohba
Makoto, Amamiya
× Takanori, Matsuzaki Hiroshi, Tomiyasu Naoyuki, Ohba Makoto, Amamiya
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では、マルチスレッドプロセッサにおけるメモリアクセスレイテンシの隠蔽の一手法について述べる。筆者らは複数のスレッド実行ユニットとメモリを一つのチップに搭載したFUCEプロセッサを提案している。FUCEプロセッサは、オンチップメモリを利用することでレイテンシの小さいメモリアクセスを実現する。また、スレッド先読み機構とプリロード機構を利用することで、メモリアクセスレイテンシの隠蔽を実現する。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | On this paper, we describe a technique of hiding memory access latency for multi-threading processor. So, we evaluate performances of the memory access latency with the model of FUCE processor. FUCE processor achieves low latency memory access with on-chip memory. Also, FUCE processor achieves hiding memory access latency by the thread context pre-fetch technique and the pre-load technique. Thus, FUCE processor can achieve thread-execution without the memory latency. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10463942 | |||||||
| 書誌情報 |
情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC) 巻 2001, 号 22(2000-HPC-085), p. 67-72, 発行日 2001-03-08 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||