WEKO3
アイテム
仮想キューマシンVQMの構成と基本性能評価
https://ipsj.ixsq.nii.ac.jp/records/29116
https://ipsj.ixsq.nii.ac.jp/records/291164e54b5a8-2eaa-418c-9635-438e49139ac1
| 名前 / ファイル | ライセンス | アクション |
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Copyright (c) 2004 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
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| 公開日 | 2004-04-13 | |||||||
| タイトル | ||||||||
| タイトル | 仮想キューマシンVQMの構成と基本性能評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Construction and Basic Performance Evaluation of Virtual Queue Machine | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 東京大学大学院新領域創成科学研究科基盤情報学専攻 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科情報ネットワーク学専攻 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Graduate School of Frontier Sciences, Department of Frontier Informatics | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Electro - Communications, Graduate School of Information Systems, Department of Information Network Science | ||||||||
| 著者名 |
川田, 宗太郎
曽和, 将容
× 川田, 宗太郎 曽和, 将容
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| 著者名(英) |
Sotaro, Kawata
Masahiro, Sowa
× Sotaro, Kawata Masahiro, Sowa
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | キュー計算モデルに基づく新しい並列プロセッサ「キューマシン」に、仮想的にキューを長くする「仮想キュー」を導入することを提案する。このプロセッサは、仮想レジスタの導入によってプログラムサイズが小さいまま大並列実行が可能である。スーパスカラプロセッサとしてシステムを設計し、シミュレーションによって基本的な性能評価を行った。その結果、プロセス切り替えの効率が良く、プログラムサイズを考慮するとパフォーマンスが上がることが分かった。これは限られたハードウェア資源を有効に使うプロセッサである。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper we propose a novel parallel processor, named Queue Machine, based on the queue calculation model. A "Virtual Queue" is introduced so that the queue length becomes virtually unlimited. Parallel processing can be easily performed by the proposed machine with the introduction of virtual registers while keeping small program size. We design the system as a super scalar processor and evaluate its basic performance. The results show that the processor decreases the process switching costs. In addition, programs for the proposed machine are considerably compact. Moreover, the processor makes good use of the limited hardware resources. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10463942 | |||||||
| 書誌情報 |
情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC) 巻 2004, 号 38(2004-HPC-098), p. 31-36, 発行日 2004-04-13 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||