| Item type |
SIG Technical Reports(1) |
| 公開日 |
2008-03-27 |
| タイトル |
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タイトル |
負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価 |
| タイトル |
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言語 |
en |
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タイトル |
An Adaptive Multi-Performance Processor and its Evaluation |
| 言語 |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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九州大学大学院システム情報科学府 |
| 著者所属 |
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九州大学大学院システム情報科学府 |
| 著者所属 |
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九州工業大学院情報工学研究科 |
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九州大学大学院システム情報科学府 |
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九州大学大学院システム情報科学府 |
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九州大学大学院システム情報科学府 |
| 著者所属 |
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九州大学大学院システム情報科学府 |
| 著者所属 |
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九州大学工学部 |
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九州工業大学院情報工学研究科 |
| 著者所属 |
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九州大学システムLSI研究センター |
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九州大学システムLSI研究センター |
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九州大学システムLSI研究センター |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of CS & SE, Kyushu Inst. of Tech. |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of IS & EE, Kyushu Univ. |
| 著者所属(英) |
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en |
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Department of EE & CS, Kyushu Univ. |
| 著者所属(英) |
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en |
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Graduate School of CS & SE, Kyushu Inst. of Tech. |
| 著者所属(英) |
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en |
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System LSI Research Center, Kyushu Univ. |
| 著者所属(英) |
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en |
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System LSI Research Center, Kyushu Univ. |
| 著者所属(英) |
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en |
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System LSI Research Center, Kyushu Univ. |
| 著者名 |
山口, 誠一朗
大山, 裕一郎
国武, 勇次
松村, 忠幸
石飛, 百合子
山口, 聖貴
李, 東勲
金田, 裕介
舟木, 敏正
室山, 真徳
石原, 亨
佐藤, 寿倫
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| 著者名(英) |
Seiichiro, Yamaguchi
Yuichiro, Oyama
Yuji, Kunitake
Tadayuki, Matsumura
Yuriko, Ishitobi
Masaki, Yamaguchi
Donghoon, Lee
Yusuke, Kaneda
Toshimasa, Funaki
Masanori, Muroyama
Tohru, Ishihara
Toshinori, Sato
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
動的可変電圧プロセッサ（以下DVSプロセッサ）の代用となるマルチパフォーマンスプロセッサについて述べる．マルチパフォーマンスプロセッサはプロセッサコア内に複数のＰＥ（Processing Element）コアと連想度を動的に変更可能なキャッシュメモリを搭載する．PEコアはすべて同じ命令セットアーキテクチャを持つが消費エネルギーと動作性能が異なる．アプリケーションの負荷に応じて適応的に一つのPEコアとキャッシュメモリの連想度を選択することによりピーク性能を保ちつつプログラム実行に必要なエネルギー消費を削減することが出来る．PEコアの切り替えは約1似秒で行うことが出来る．本稿では，商用の90nｍプロセスを利用して設計したマルチパフォーマンスプロセッサの実現例を紹介しその評価結果を報告する． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
This paper presents an energy efficient processor which can be used as a design alternative for the dynamic voltage scaling (DVS) processors in embedded system design. The processor core consists of multiple PE (processing element) cores and a scalable set-associative cache memory. The major advantage over the DVS processors is a small overhead for changing its operating speeds. Our processor can change its speeds in 1/x second while conventional DVS processors need hundreds of microseconds for the performance transition [1], [7]. |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM）
巻 2008,
号 32(2008-SLDM-134),
p. 1-6,
発行日 2008-03-27
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| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-SLDM08134001 (689.8 kB)
