高信頼性モードと高速アクセスモードを有するディペンダブル SRAM

• Item type: SIG Technical Reports(1)
• 公開日: 2008-05-01
• タイトル: 高信頼性モードと高速アクセスモードを有するディペンダブル SRAM
• タイトル / 言語: en
• タイトル: A Dependable SRAM with high-reliability mode and high-speed mode.
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者名: 奥村, 俊介; 藤原, 英弘; 井口, 友輔; 野口, 紘希; 森田, 泰弘; 川口, 博; 吉本, 雅彦
• 著者名(英): Shunsuke, Okumura; Hidehiro, Fujiwara; Yusuke, Iguchi; Hiroki, Noguchi; Yasuhiro, Morita; Hiroshi, Kawaguchi; Masahiko, Yoshimoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 信頼性を動的に変化させることが可能なディペンダブル SRAM を提案する．提案する SRAM は ７ トランジスタ（7T）構成であり，２つの従来 6Ｔ メモリセルを１組として，双方の内部ノードを追加トランジスタで接続する．提案 SRAM は通常モード，高速アクセスモード，そして高信頼性モードの３種類のモードを有する．提案 SRAM の高速アクセスモードでは，従来の 6T SRAM と比較して読出しセル電流が 142％増加し，その結果読出し時のビット線放電時間は 66.3％短縮される．また，高信頼性モードにおいては，Bit error rate（BER）が 2.5x10-2 改善された．面積オーバーヘッドは追加トランジスタに PMOS を用いた場合は 12％である．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We propose a novel dependable SRAM with 7T memory cell pair, and introduce a new concept, “quality of a bit (QoB)” for it. The proposed SRAM has three modes: a typical mode, high-speed mode, and dependable mode, in which the QoB is scalable. That is, the area, speed, reliability, and/or power of one-bit information can be controlled. In the typical mode, assignment of information is as usual as one memory cell has one bit. On the other hand, in the high-speed or dependable mode, one-bit information is stored in two memory cells, which boosts the speed or increases the reliability. In the high speed mode, the cell current is increased by 142％, and bitline discharge time is reduced by 66.3％. Furthermore, in dependable mode, Bit error rate (BER) in proposed SRAM is improved by 2.5x10-2. Compared with the conventional 6T memory cell, the respective area overheads are 30％ and 12％, in the nMOS and pMOS additional cases.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2008, 号 38(2008-SLDM-135), p. 67-72, 発行日 2008-05-01
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会