並列計算機テストベットATTEMPTの実装と評価

• Item type: SIG Technical Reports(1)
• 公開日: 1989-09-19
• タイトル: 並列計算機テストベットATTEMPTの実装と評価
• タイトル / 言語: en
• タイトル: The implementation and performance estimation of a multiprocessor test - bed ATTEMPT
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶應義塾大学理工学部
• 著者所属(英): en
• 著者所属(英): Faculty of Science and Technology, KEIO University
• 著者名: 天野, 英晴
• 著者名(英): Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 並列計算機テストベットATTEMPTは最大20台のプロセッサから成る小規模バス結合型マルチプロセッサである。そのアーキテクチャは、統合設計された同期機構とキャッシュを持ち、バスにはIEEE Futurebusを用いている点に特徴がある。本報告では現在稼働中のATTEMPTOのハードウェア構成について述べ、同期機構とFuturebusインタフェースの性能評価を行う。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The multiprocessor test-bed ATTEMPT is a small scale bus-connected multiprocessor which consists of 20 processors. The communication mechanism of ATTEMPT is designed based on a concept of "Cache with Synchronization Mechanism", which provides powerful support for various kinds of communications in multiprocessors using IEEE Futurebus. The implemenation of the prototype called ATTEMPTO is described, and the performance of its communication mechanism is briefly estimated.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1989, 号 74(1989-ARC-078), p. 1-8, 発行日 1989-09-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会