高並列計算機CAP - IIのメッセージコントローラ

• Item type: SIG Technical Reports(1)
• 公開日: 1990-07-18
• タイトル: 高並列計算機CAP - IIのメッセージコントローラ
• タイトル / 言語: en
• タイトル: A Message Controller for a Highly Parallel Processor, CAP - II
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: （株）富士通研究所
• 著者所属: （株）富士通研究所
• 著者所属: （株）富士通研究所
• 著者所属(英): en
• 著者所属(英): Fujitsu Laboratories LTD.
• 著者所属(英): en
• 著者所属(英): Fujitsu Laboratories LTD.
• 著者所属(英): en
• 著者所属(英): Fujitsu Laboratories LTD.
• 著者名: 清水, 俊幸; 石畑, 宏明; 堀江, 健志
• 著者名(英): Toshiyuki, Shimizu; Hiroaki, Ishihata; Takeshi, Horie
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 高並列計算機CAP?IIのプロセッサエレメント（セル）を構成するマイクロプロセッサ(ARC?)とキャッシュメモリ，大容量メモリ，I/OデバイスをインタフェースするLSI，メッセージコントローラ(）を開発した．数値シミュレーションや映像生成を対象としたCAP?IIの特徴を踏まえ，通信デバイスの転送能力にあった十分な量のデータをセルの計算能力を損なうことなく供給できるようにした．MSCには，キャッシュコントローラも集積するため，その動作情報を利用したメッセージ送信（ラインセンド）も実現した．本報告では，MSCが提供するこれらの機能について述べる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We developed a message controller (MSC) for a highly parallel processor, CAP-II. The MSC realize interface among a microprocessor (SPARC-IU), cache memories, dynamic RAM modules and I/O devices. It is designed to supply enough data to I/O devices without penalties to calculation. Its design is based on CAP-II architecture, which handles image generations and numerical simulations. A cache controller, which is also incorporated in the MSC, makes it possible to execute a special message transfer (line send). We present the architecture and performance of the MSC.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1990, 号 60(1990-ARC-083), p. 235-240, 発行日 1990-07-18
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会