『順風』：MSF型ベクトル・プロセッサ・プロトタイプ －演算パイプラインの構成－

• Item type: SIG Technical Reports(1)
• 公開日: 1992-01-23
• タイトル: 『順風』：MSF型ベクトル・プロセッサ・プロトタイプ －演算パイプラインの構成－
• タイトル / 言語: en
• タイトル: A Vector - Processor Prototype Based on MSFV (Multithreaded Streaming/FIFO Vector) Architecture -Organization of the Arithmetic Pipelines-
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 京都大学工学部
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者名: 橋本, 隆; 岡崎, 恵三; 弘中, 哲夫; 村上, 和彰; 富田, 眞治
• 著者名(英): Takashi, Hashimoto; Keizo, Okazaki; Tetsuo, Hironaka; Kazuaki, Murakami; Shinji, Tomita
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: MSFV(ltithreaded Streaming/FIFO Vect)アーキテクチャを提案し，そのプロトタイブ・ベクトル・プロセッサ『順風』を開発している．MSFVアーキテクチャでは，FIFOベクトル・レジスタ，ストリーミング，柔軟なチェイニング機能と並んで，ベクトル命令レベルでのマルチスレッド処理が大きな特長となっている．『順風』では，実在する実パイプラインとしては，1本の実加減算パイプライン，1本の実乗除算パイプライン，および，2本の実ロード/ストア・パイプラインを備える．一方，ベクトル命令のディスパッチ対象となる仮想パイプラインとしては，8本の仮想演算パイプラインと8本の仮想ロード/ストア・パイプラインを設けている．仮想パイプラインの実パイプラインへディスパッチ方法としては，切替間隔は毎クロック・サイクルと一定かつ固定だが，ディスパッチ間隔は動的に決まるround?robin方式を採用している．本稿では，マルチスレッド処理を可能とした演算パイプラインについて，そのパイプライン処理過程およびハードウェア構成を述べている．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We have been developing a vector processor prototype based on MSFV(Multithreaded Streaming/FIFO Vector) architecture. The MSFV architecture has several architectural features, such as FIFO vector register, streaming, flexible chaining, and multithreading at vector-instruction level. The MSFV prototype implements a real ADD/SUB pipeline, a real MUL/DIV pipeline, and two real LOAD/STORE pipelines. It introduces eight virtual arithmetic pipelines and eight LOAD/STORE pipelines, each of which a vector instruction is issued to. Round-robin multithreading is employed for dispatching a virtual pipeline to a real pipeline. This paper describes the pipeline structure and hardware organization of the arithmetic pipelines that implement the multithreaded vector execution.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1992, 号 8(1991-ARC-092), p. 1-8, 発行日 1992-01-23
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会