SHAVER：ベクトルレジスタ共有機構の予備評価と検討

• Item type: SIG Technical Reports(1)
• 公開日: 2024-07-15
• タイトル: SHAVER：ベクトルレジスタ共有機構の予備評価と検討
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京農工大学大学院工学府知能情報システム工学専攻
• 著者所属: 東京農工大学大学院工学府知能情報システム工学専攻
• 著者所属: 熊本大学半導体・デジタル研究教育機構
• 著者所属: わさらぼ合同会社
• 著者所属: 山形大学大学院理工学研究科
• 著者所属: 北陸先端科学技術大学院大学先端科学技術研究科
• 著者所属: 東京農工大学大学院工学研究院先端情報科学部門
• 著者名: 田中, 友章; 加藤, 倫也; 長名, 保範; 三好, 健文; 多田, 十兵衛; 田中, 清史; 中條, 拓伯
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では，ベクトルレジスタの一部をアクセラレータと直接共有する「SHAVER」について予備的な評価を行った．SHAVERはプロセッサ内部のベクトルレジスタの一部をアクセラレータと直接共有する機構である．この機構により，アクセラレータは最下層のキャッシュを用いることができる上に，CPU を用いてアクセラレータの処理の前後で即座に処理を行うことができる．ただ，この有効性を示すためには，アクセラレータの前後に処理が挟まるようなアプリケーションの模索から，アクセラレータ自体の実装，キャッシュシステムの導入，ベクトルプロセッサの改造など，多くの工数を必要とする．そこで，これらの工数を踏む前に一度，SHAVER について有効性について予備評価を行った．本論文では，オープンソースの RISC-V ベクトルコプロセッサを利用して SHAVER を実装した．使用した FPGA 評価ボード上には DDR4 メモリが搭載されており，このメモリをシステムのメインメモリとした時の DMA 転送および SHAVER の性能を計測した．くわえて，本論文で実装に用いた RISC-V ベクトルコプロセッサにはデータキャッシュが搭載されていなかったため，シミュレータ上で全てのメモリアクセスがキャッシュにヒットするような理想状態における DMA 転送および SHAVER の性能も計測した．これらの結果から，DDR4 メモリをメインメモリとして用いて DMA 転送した時の処理に比べ，キャッシュを活用できる SHAVER は最大で約 7.13% 短いクロックサイクル数での実行を期待できることがわかった．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10505667
• 書誌情報: 研究報告数理モデル化と問題解決（MPS）; 巻 2024-MPS-149, 号 7, p. 1-4, 発行日 2024-07-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8833
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会