@techreport{oai:ipsj.ixsq.nii.ac.jp:00235604,
 author = {田中, 友章 and 加藤, 倫也 and 長名, 保範 and 三好, 健文 and 多田, 十兵衛 and 田中, 清史 and 中條, 拓伯},
 issue = {7},
 month = {Jul},
 note = {本論文では，ベクトルレジスタの一部をアクセラレータと直接共有する「SHAVER」について予備的な評価を行った．SHAVERはプロセッサ内部のベクトルレジスタの一部をアクセラレータと直接共有する機構である．この機構により，アクセラレータは最下層のキャッシュを用いることができる上に，CPU を用いてアクセラレータの処理の前後で即座に処理を行うことができる．ただ，この有効性を示すためには，アクセラレータの前後に処理が挟まるようなアプリケーションの模索から，アクセラレータ自体の実装，キャッシュシステムの導入，ベクトルプロセッサの改造など，多くの工数を必要とする．そこで，これらの工数を踏む前に一度，SHAVER について有効性について予備評価を行った．本論文では，オープンソースの RISC-V ベクトルコプロセッサを利用して SHAVER を実装した．使用した FPGA 評価ボード上には DDR4 メモリが搭載されており，このメモリをシステムのメインメモリとした時の DMA 転送および SHAVER の性能を計測した．くわえて，本論文で実装に用いた RISC-V ベクトルコプロセッサにはデータキャッシュが搭載されていなかったため，シミュレータ上で全てのメモリアクセスがキャッシュにヒットするような理想状態における DMA 転送および SHAVER の性能も計測した．これらの結果から，DDR4 メモリをメインメモリとして用いて DMA 転送した時の処理に比べ，キャッシュを活用できる SHAVER は最大で約 7.13% 短いクロックサイクル数での実行を期待できることがわかった．},
 title = {SHAVER：ベクトルレジスタ共有機構の予備評価と検討},
 year = {2024}
}