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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2024
  4. 2024-ARC-257

FPGAにおけるDPUを用いた表情認識システムの実装

https://ipsj.ixsq.nii.ac.jp/records/234566
https://ipsj.ixsq.nii.ac.jp/records/234566
57c4ef92-3ca6-45aa-b2b7-628cfb990316
名前 / ファイル ライセンス アクション
IPSJ-ARC24257022.pdf IPSJ-ARC24257022.pdf (1.8 MB)
 2026年6月3日からダウンロード可能です。
Copyright (c) 2024 by the Information Processing Society of Japan
非会員:¥660, IPSJ:学会員:¥330, ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2024-06-03
タイトル
タイトル FPGAにおけるDPUを用いた表情認識システムの実装
タイトル
言語 en
タイトル Implementation of a Facial Expression Recognition System Using DPU on FPGA
言語
言語 jpn
キーワード
主題Scheme Other
主題 GPU・DPU
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
大分工業高等専門学校専攻科電気電子情報工学専攻
著者所属
大分工業高等専門学校情報工学科
著者所属(英)
en
National Institute of Technology, Oita College, Advanced Course in Electrical, Electronics Information Engineering Major
著者所属(英)
en
National Institute of Technology, Oita College, Department of lnformation Engineering
著者名 安藤, 拓翔

× 安藤, 拓翔

安藤, 拓翔

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井上, 優良

× 井上, 優良

井上, 優良

Search repository
論文抄録
内容記述タイプ Other
内容記述 本研究では SoC FPGA を用いた DPU によるスタンドアローン型の表情認識システムを実装した.表情認識システムは顔検出ステップと表情認識ステップで構成されている.従来の FPGA による表情認識システムでは,FPGA リソースの制約のため,顔検出は CPU 上で Haar Cascade 検出器が実行されている.ただし,この手法による顔検出は DNN ベースの手法と比較して,横顔や厳しい照明条件の画像に対して精度が低い.一方で,DNN による顔検出は高精度ではあるが,演算性能の低い CPU で実行した場合,膨大な処理時間を要する.そこで,CNN アクセラレータである DPU を用いて,DNN による顔検出と表情認識を FPGA にオフロードすることで処理の高速化を行う.本研究では, 表情認識システムとして,YOLOv2 tiny による顔検出と CNN ベースの表情認識を同一の DPU で実行した.これにより,顔検出は従来の Haar Cascade 検出器と比較して精度が約 1.46 倍向上し,レイテンシは約 9.79 倍短縮することに成功した.また,同一の DPU による実行により,FPGA リソースを効率的に利用でき,回路規模を抑えた表情認識システムを実装することに成功した.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2024-ARC-257, 号 22, p. 1-6, 発行日 2024-06-03
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 09:46:04.314032
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