並列テストのためのコントローラの制御信号のドントケア割当てアルゴリズム

• Item type: SIG Technical Reports(1)
• 公開日: 2022-10-04
• タイトル: 並列テストのためのコントローラの制御信号のドントケア割当てアルゴリズム
• タイトル / 言語: en
• タイトル: A Don't Care Filling Algorithm of Control Signals for Concurrent Testing
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: アルゴリズム・トランザクショナルメモリ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本大学大学院生産工学研究科
• 著者所属: 日本大学生産工学部
• 著者所属: 京都産業大学情報理工学部
• 著者所属: 日本大学生産工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Science and Engineering, Kyoto Sangyo University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者名: 徐, 浩豊; 細川, 利典; 吉村, 正義; 新井, 雅之
• 著者名(英): Haofeng, Xu; Toshirori, Hosokawa; Masayoshi, Yoshimura; Masayuki, Arai
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，VLSI のテストコスト増大に伴い，テストパターン数の削減が重要になっている．そのため，テスト並列化を考慮したテスト容易化設計を適用することが重要である．データパス中のハードウェア要素の並列テストを最適化するために，レジスタ転送レベルでのコントローラの制御信号のドントケア (X) の論理値割当て問題を疑似ブール最適化 (Pseudo Boolean Optimization：PBO) 問題として定式化する手法が提案されている．小規模な高位合成ベンチマーク回路に対しては，テストパターン数が削減されていることが示されている．しかしながら，制御信号中の X 数が増大すると，現実的な時間で解を得ることは困難である．本論文では，必要なテストパターン数が支配的である演算器の並列テストに着目し，できる限り多数の演算器の並列テストを実行可能で，かつできる限りテストに使用する状態遷移数を削減するヒューリスティックアルゴリズムを提案する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In recent years, with the increase in test cost for VLSIs, it has been important to reduce the number of test patterns. Test compaction methods have been proposed to reduce the number of test patterns. Therefore, it is important to apply design-for-testability considering concurrent testing. A method such that a logic value assignment problem of don't cares (X) for controllers at register transfer level was formulated as pseudo-Boolean optimization problem to optimize concurrent testing for hardware elements in data-paths was proposed. The method showed that the number of test patterns was reduced for small high-level synthesis benchmark circuits. However, as the number of Xs in the control signal increases, it is difficult to obtain a solution in reasonable time. In this paper, we focus on concurrent testing of operational units whose number of required test patterns is dominant, and propose a heuristic algorithm that can perform concurrent testing of as many operational units as possible and reduce the number of state transitions used for testing as much as possible.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2022-ARC-250, 号 18, p. 1-6, 発行日 2022-10-04
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会