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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2022
  4. 2022-ARC-247

SD数を用いた法集合{2????, 2???? + 1, 2???? − 1}の剰余数系逆変換回路の研究

https://ipsj.ixsq.nii.ac.jp/records/216089
https://ipsj.ixsq.nii.ac.jp/records/216089
4b619290-09dd-48fc-b269-dd7ca1934e3e
名前 / ファイル ライセンス アクション
IPSJ-ARC22247002.pdf IPSJ-ARC22247002.pdf (1.7 MB)
Copyright (c) 2022 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2022-01-17
タイトル
タイトル SD数を用いた法集合{2????, 2???? + 1, 2???? − 1}の剰余数系逆変換回路の研究
タイトル
言語 en
タイトル Study on Reverse Converters for RNS moduli set {2????, 2???? + 1, 2???? − 1} using Signed-Digit numbers
言語
言語 jpn
キーワード
主題Scheme Other
主題 回路設計
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
群馬大学大学院理工学府理工学専攻
著者所属
群馬大学大学院理工学府理工学専攻
著者所属
群馬大学大学院理工学府理工学専攻
著者所属(英)
en
Graduate School of Science and Technology, Gunma University
著者所属(英)
en
Graduate School of Science and Technology, Gunma University
著者所属(英)
en
Graduate School of Science and Technology, Gunma University
著者名 森井, 貴大

× 森井, 貴大

森井, 貴大

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田中, 勇樹

× 田中, 勇樹

田中, 勇樹

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魏, 書剛

× 魏, 書剛

魏, 書剛

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著者名(英) Takahiro, Morii

× Takahiro, Morii

en Takahiro, Morii

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Yuuki, Tanaka

× Yuuki, Tanaka

en Yuuki, Tanaka

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Shugang, Wei

× Shugang, Wei

en Shugang, Wei

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論文抄録
内容記述タイプ Other
内容記述 本研究では,法集合 {2???? , 2???? + 1, 2???? − 1} の剰余数系において,剰余数を重み数へ変換する逆変換回路を提案する.逆変換には SD 数(Signed-Digit 数),SD 数加算アルゴリズムを適用することにより逆変換処理の剰余加算回数を減らし,桁数への依存度の低い逆変換回路を設計した.また,負の値を取ることがある剰余 SD 数の符号判別及び符号補正をより高速に行うため,SD 数-二進数減算アルゴリズムを利用した新たなアルゴリズムを提案する.加えて提案アルゴリズムをハードウェア記述言語を用いて回路実装し,0.18µm CMOS ゲートアレイ設計ライブラリを用いて評価を行った.
論文抄録(英)
内容記述タイプ Other
内容記述 In this study, we propose reverse converters for moduli set {2???? , 2???? + 1, 2???? − 1} that convert residue number system to weighted number system. By using SD(Signed-Digit) number and SD number addition algorithm, we can reduce number of modular addition of reverse conversion. Moreover, we consider a method that can detect a number is represented by a negative value and obtain an equivalent positive value of the residue SD number that may take negative values at a higher speed by using SD-binary subtraction algorithm. We have designed the reverse conversion circuit with a hardware description language by using a 0.18µm CMOS gate array technology library.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2022-ARC-247, 号 2, p. 1-6, 発行日 2022-01-17
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 15:56:13.853653
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