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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2021
  4. 2021-SLDM-196

RISC-V を用いた畳み込みニューラルネットワーク

https://ipsj.ixsq.nii.ac.jp/records/214053
https://ipsj.ixsq.nii.ac.jp/records/214053
66b89b3d-9fd2-4095-9c35-2943439ca18c
名前 / ファイル ライセンス アクション
IPSJ-SLDM21196038.pdf IPSJ-SLDM21196038.pdf (1.8 MB)
Copyright (c) 2021 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2021-11-24
タイトル
タイトル RISC-V を用いた畳み込みニューラルネットワーク
言語
言語 jpn
キーワード
主題Scheme Other
主題 ハードウエアデザイン
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
電気通信大学
著者所属
電気通信大学
著者所属(英)
en
Faculty of Engineering, First University
著者所属(英)
en
Faculty of Engineering, First University
著者名 大城, 広輝

× 大城, 広輝

大城, 広輝

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範, 公可

× 範, 公可

範, 公可

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著者名(英) Koki, Oshiro

× Koki, Oshiro

en Koki, Oshiro

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Cong-Kha, Pham

× Cong-Kha, Pham

en Cong-Kha, Pham

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論文抄録
内容記述タイプ Other
内容記述 近年,畳み込みニューラルネットワーク (CNN : Convolutional Neural Network) の FPGA 実装による研究が進められている.本稿では,RISC-V CPU に積和演算命令の追加及び近似乗算器の実装を提案する.提案回路では,従来の Baugh-Wooley アルゴリズムによる符号付き乗算器の代わりに CPP 乗算器を用いることで回路規模を削減している.また,乗算器の近似化を行うことで回路を簡素にしている.シミュレーション結果では,CNN 全体の実行時間を 28.6 %削減し,乗算器の近似化により,微量ながらも全体の回路規模の削減と動作周波数の改善を行った.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2021-SLDM-196, 号 38, p. 1-4, 発行日 2021-11-24
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8639
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 16:55:20.235105
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