最大充足化問題を用いた抵抗性オープン故障に対するテスト生成法

• Item type: SIG Technical Reports(1)
• 公開日: 2019-03-10
• タイトル: 最大充足化問題を用いた抵抗性オープン故障に対するテスト生成法
• タイトル / 言語: en
• タイトル: A Test Generation Method for Resistive Open Faults Using MAX-SAT Problem
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 最適化手法
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本大学生産工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 京都産業大学情報理工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 徳島大学大学院社会産業理工学研究部
• 著者所属: 徳島大学大学院社会産業理工学研究部
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Science and Engineering, Kyoto Sangyo University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology, Industrial and Social Sciences, Tokushima University
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology, Industrial and Social Sciences, Tokushima University
• 著者名: 山崎, 紘史; 細川, 利典; 吉村, 正義; 新井, 雅之; 四柳, 浩之; 橋爪, 正樹
• 著者名(英): Hiroshi, Yamazaki; Toshinori, Hosokawa; Masayoshi, Yoshimura; Masayuki, Arai; Hiroyuki, Yotsuyanagi; Masaki, Hashizume
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 従来，VLSI のテストでは，縮退故障モデルや遷移故障モデルが広く用いられてきた．しかしながら，半導体微細化技術の進展に伴い，従来使用されてきた故障モデルを対象としたテストでは検出困難な欠陥が増加している．このような欠陥の一つは，抵抗性オープン故障モデルでモデル化できる．抵抗性オープン故障は，回路内の配線の導電率の低下を表現しており，タイミング故障を引き起こす微小遅延故障である．抵抗性オープン故障の付加的な遅延サイズは，その隣接信号線の影響によって決定される．そのため，抵抗性オープン故障のテスト生成では，隣接信号線と故障伝搬経路の考慮が重要である．本論文では，MAX-SAT を用いた隣接信号線の逆相遷移数と故障伝搬のための活性化信号線数を考慮した抵抗性オープン故障のテスト生成法を提案する．さらに生成したテストパターンの特性を評価する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In VLSI testing, stuck-at fault model and transition fault model have been widely used. However, with advance of semiconductor technologies, it is increasing in defects whose detection is difficult in testing using conventional fault models. One of such defects is modeled by resistive open fault model. Resistive open faults represent degradation in conductivity within circuit's interconnects and result in small delay faults that causing timing failures. The size of an additional delay at a resistive open fault is determined by the effect of the adjacent lines. Therefore, it is important to consider adjacent lines and fault propagation paths in test generation for resistive open faults. In this paper, we propose a test generation method for resistive open faults which considers the number of reversed phase transitions on adjacent lines and the number of sensitized lines for fault propagation using MAX-SAT. Moreover, we evaluate the properties of generated test patterns.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2019-EMB-50, 号 43, p. 1-6, 発行日 2019-03-10
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-868X
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会