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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2018
  4. 2018-SLDM-182

Javaベース高位合成におけるマルチスレッド機能によるステンシル計算のFPGA実装

https://ipsj.ixsq.nii.ac.jp/records/185153
https://ipsj.ixsq.nii.ac.jp/records/185153
a9c100d7-1ce9-4d55-9ecf-fad4a94c35fa
名前 / ファイル ライセンス アクション
IPSJ-SLDM18182015.pdf IPSJ-SLDM18182015.pdf (1.2 MB)
Copyright (c) 2018 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2018-01-11
タイトル
タイトル Javaベース高位合成におけるマルチスレッド機能によるステンシル計算のFPGA実装
タイトル
言語 en
タイトル FPGA Implementation of Stencil Computation Using Multi-threading with High-level Synthesis Based on Java Language
言語
言語 jpn
キーワード
主題Scheme Other
主題 高位設計
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
東京農工大学工学府情報工学専攻
著者所属
琉球大学工学部電気電子工学科
著者所属
東京農工大学工学研究院先端情報科学部門
著者名 矢内, 奎太朗

× 矢内, 奎太朗

矢内, 奎太朗

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長名, 保範

× 長名, 保範

長名, 保範

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中條, 拓伯

× 中條, 拓伯

中條, 拓伯

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著者名(英) Keitaro, Yanai

× Keitaro, Yanai

en Keitaro, Yanai

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Yasunori, Osana

× Yasunori, Osana

en Yasunori, Osana

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Hironori, Nakajo

× Hironori, Nakajo

en Hironori, Nakajo

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論文抄録
内容記述タイプ Other
内容記述 我々は,高位合成を用いたハードウェアアクセラレーションについて,高位合成ツール JavaRock-Thrash を用いて検証を行ってきた.本論文では,JavaRock-Thrash で生成した回路を FPGA の実機上で動作させる際の問題点を検証することを目的として,琉球大で開発されている CPU と FPGA を用いたシステム上にJavaRock-Thrash のマルチスレッドからの並列回路生成機能を用いた回路を組み込んだ.結果として,タイミング制約に課題があった.しかし,正しい結果を出力しているものでは,マルチスレッドを用いた場合に 1 スレッドでは 62 MFLOPS/s に対して 32 スレッドでは 772 MFLOPS/s となり,12 倍高速化した.
論文抄録(英)
内容記述タイプ Other
内容記述 We have been investigating hardware acceleration with an FPGA using Java-based high-level synthesis, JavaRock-Thrash. In this paper, in order to verify circuits generated by JavaRock-Thrash on a commercial FPGA board, we have been trying to design, implement and evaluat acceleration circuits with JavaRock-Thrash using a parallel circuits generation function from multi-threading on a CPU-FPGA Hybrid Cluster Platform Prototype in University of the Ryukyus. As a current result, though there found a problem with timing constraints, in the case of calculation the correct result, our designed circuits performs 772 MFLOPS/s with 32 threads against 62 MFLOPS/s with a single thread, which is about 12 times faster using multi-threading.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2018-SLDM-182, 号 15, p. 1-6, 発行日 2018-01-11
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8639
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 03:03:27.212129
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