DVS 制御による負荷不均衡のある並列プログラムの電力量削減手法

• Item type: Trans(1)
• 公開日: 2006-09-15
• タイトル: DVS 制御による負荷不均衡のある並列プログラムの電力量削減手法
• タイトル / 言語: en
• タイトル: Reducing Energy of Parallel Programs with Load Imbalance by Using DVS
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: クラスタシステム
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 筑波大学大学院システム情報工学研究科
• 著者所属: 筑波大学大学院システム情報工学研究科
• 著者所属: 筑波大学大学院システム情報工学研究科
• 著者所属: 筑波大学大学院システム情報工学研究科
• 著者所属: 筑波大学大学院システム情報工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Systems and Information Engineering, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Graduate School of Systems and Information Engineering, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Graduate School of Systems and Information Engineering, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Graduate School of Systems and Information Engineering, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Graduate School of Systems and Information Engineering, University of Tsukuba
• 著者名: 木村, 英明; 佐藤三久; 堀田, 義彦; 朴, 泰祐; 高橋, 大介
• 著者名(英): Hideaki, Kimura; Mitsuhisa, Sato; Yoshihiko, Hotta; Taisuke, Boku; Daisuke, Takahashi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: PC クラスタで用いられるプロセッサにおいて，周波数と電圧を動的に変更するDVS（Dynamic Voltage Scaling）機構が利用できるようになってきた．負荷に不均衡のある並列プログラムにおいてタスク間の同期待ちの際に余裕時間が存在する場合，DVS を用いて周波数を適切に選択することでシステム全体の性能を低下することなく電力量を削減することができる．本論文では，非循環有向タスクグラフ（DAG）で表現される並列プログラムに対し，DVS を用いて平均的に周波数と電圧を下げ，同期待ちの余裕時間を削減するとともに電力量を削減するアルゴリズムを提案する．電力を実行時にモニタ，制御するシステムを開発し，マスタ・ワーカ，ツリー型のタスクグラフを持つ実プログラムに適用しその有効性を検証した．提案アルゴリズムを適用することでアルゴリズム未適用時と比較して1%未満の性能低下で18.5%の電力量を削減できることを評価実験により確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, modern microprocessors used in PC clusters have DVS (Dynamic Voltage Scaling) mechanism which enable us to change its voltage and frequency. When there is the slack time to wait for synchronization between tasks in the execution of the parallel program, we can reduce the power by selecting an appropriate frequency by using DVS mechanism to run the tasks, without performance loss. In this paper, we propose an algorithm for directed acyclic task graph (DAG) of the parallel program to reduce the power by using DVS to slowdown the frequency uniformly, removing the slack time for synchronization. We have developed a system for monitoring power and controlling the DVS. In our experiment, we demonstrate the effectiveness of our algorithm for master-worker and tree-based parallel programs. We found that our algorithm can reduce the power 18.5% with only 1% performance loss in our evaluation.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 47, 号 SIG12(ACS15), p. 285-295, 発行日 2006-09-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会