コントローラ拡大とテストポイントを用いたテスト圧縮効率向上のためのテスト容易化設計

• Item type: Symposium(1)
• 公開日: 2016-09-07
• タイトル: コントローラ拡大とテストポイントを用いたテスト圧縮効率向上のためのテスト容易化設計
• タイトル / 言語: en
• タイトル: A Design for Testability Method to Improve Test Compaction Efficiency Using Controller Augmentation and Test Point Insertion
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: テスト・故障診断
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 日本大学大学院生産工学研究科
• 著者所属: 東京工業大学工学院
• 著者所属: 日本大学生産工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 京都産業大学コンピュータ理工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): School of Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Faculty of Computer Science and Engineering, Nihon University
• 著者名: 武田, 俊; 大崎, 直也; 細川, 利典; 山崎, 紘史; 吉村, 正義
• 著者名(英): Shun, Takeda; Naoya, Ohsaki; Toshinori, Hosokawa; Hiroshi, Yamazaki; Masayoshi, Yoshimura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: VLSI の設計フローとの適合性とテストポイント挿入箇所の探索時間の削減のために，テストパターン数を削減するためのレジスタ転送レベルでのテストポイント挿入法が要求されている．本論文ではスキャンテストにおいて，できる限り多数の演算器の並列テストを可能にするためのレジスタ転送レベルテスト容易化設計法を提案する．提案するテスト容易化設計法はコントローラ拡大とテストポイント挿入を用いてデータパスの各演算器の入力と出力に入力テストレジスタと出力テストレジスタをそれぞれ割当てる．効率的な演算器の並列テストを可能とすることで，テスト圧縮の効率を高める．高位レベルのベンチマーク回路の実験結果は平均 6.5%の面積オーバーヘッドでテストパターン数を平均 20%削減したことを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Test point insertion methods to reduce the number of test patterns at register transfer level are required for the adaptability of traditional VLSI design flows and the reduction of time to search test point locations. In this paper, we propose a design-for-testability method at register transfer level to enable operational units as many as possible to be tested in parallel on scan testing. Using controller augmentation and test point insertion, the proposed design-for testability method assigns input test registers and an output test register to inputs and an output of each operational unit in a data path, respectively. Test compaction efficiency becomes high by enabling effective parallel testing for operational units. Experimental results on high-level benchmark circuits show that our proposed method reduced the number of test patterns by 20% with 6.5 % area overhead on average.
• 書誌情報: DAシンポジウム2016論文集; 巻 2016, 号 14, p. 73-78, 発行日 2016-09-07
• 出版者 / 言語: ja
• 出版者: 情報処理学会