@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00174530,
 author = {武田, 俊 and 大崎, 直也 and 細川, 利典 and 山崎, 紘史 and 吉村, 正義 and Shun, Takeda and Naoya, Ohsaki and Toshinori, Hosokawa and Hiroshi, Yamazaki and Masayoshi, Yoshimura},
 book = {DAシンポジウム2016論文集},
 issue = {14},
 month = {Sep},
 note = {VLSI の設計フローとの適合性とテストポイント挿入箇所の探索時間の削減のために，テストパターン数を削減するためのレジスタ転送レベルでのテストポイント挿入法が要求されている．本論文ではスキャンテストにおいて，できる限り多数の演算器の並列テストを可能にするためのレジスタ転送レベルテスト容易化設計法を提案する．提案するテスト容易化設計法はコントローラ拡大とテストポイント挿入を用いてデータパスの各演算器の入力と出力に入力テストレジスタと出力テストレジスタをそれぞれ割当てる．効率的な演算器の並列テストを可能とすることで，テスト圧縮の効率を高める．高位レベルのベンチマーク回路の実験結果は平均 6.5%の面積オーバーヘッドでテストパターン数を平均 20%削減したことを示す．, Test point insertion methods to reduce the number of test patterns at register transfer level are required for the adaptability of traditional VLSI design flows and the reduction of time to search test point locations. In this paper, we propose a design-for-testability method at register transfer level to enable operational units as many as possible to be tested in parallel on scan testing. Using controller augmentation and test point insertion, the proposed design-for testability method assigns input test registers and an output test register to inputs and an output of each operational unit in a data path, respectively. Test compaction efficiency becomes high by enabling effective parallel testing for operational units. Experimental results on high-level benchmark circuits show that our proposed method reduced the number of test patterns by 20% with 6.5 % area overhead on average.},
 pages = {73--78},
 publisher = {情報処理学会},
 title = {コントローラ拡大とテストポイントを用いたテスト圧縮効率向上のためのテスト容易化設計},
 volume = {2016},
 year = {2016}
}