DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2016-05-04
• タイトル: DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法
• タイトル / 言語: en
• タイトル: A High-Level Synthesis Algorithm using Critical Path Optimization Based Operation Chainings for RDR Architectures
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高位設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Communication Engineering, Waseda University
• 著者名: 寺田, 晃太朗; 柳澤, 政生; 戸川, 望
• 著者名(英): Kotaro, Terada; Masao, Yanagisawa; Togawa, Nozomu
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体の微細化に伴い，配線遅延が相対的に増大している問題が顕著化し，高位合成段階で配線遅延を考盧する必要がある．レジスタと演算器をチップ上に分散させレジスタと演算器間の配線遅延を小さくできるレジスタ分散型アーキテクチャ (RDR アーキテクチャ） を用いることは，この問題への有効な解決方法である．また，アプリケーション上で連続した演算を中間にレジスタを挿入することなく少ないクロックサイクルで実行する演算チェイニングはアプリケーションの実行サイクル数 （レイテンシ） を削減するための有効な方法である．これまで，RDR アーキテクチャを対象とした演算チェイニングを用いた高位合成手法は提案されているが，最適化の余地が残されている．本稿では，高位合成段階で配線遅延を考慮可能な RDR アーキテクチャを対象に，入力 DFG のクリティカルパス最適化に基づいた演算チェイニングを利用して低レイテンシな RTL 回路を合成する手法を提案する．提案手法は，DFG 上の配線遅延を含んだクリティカルパス上の演算の内，パス同士の共通部分が最大であるような演算に対して優先的に演算チェイニングを適用させ，全体パスを最適化する．計算機実験により，提案手法は既存の RDR アーキテクチャを対象とした演算チェイニングを用いる手法と比較してレイテンシを削減することを確認し，提案手法の有用性を示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In deep-submicron era, interconnection delays are not negligible even in high-level synthesis. RDR (Regular Distributed Register) architecture has been proposed to cope with this problem. Operation chaining, which pack adjacent operations into smaller control steps, is an effective technique to reduce the overall latency. In this paper, we propose a high-level synthesis algorithm targeting RDR architecture using critical path optimization based operation chainings to synthesize high-performance circuits. Experimental results show that our algorithm reduces the latency compared to the conventional algorithm with operation chainings for RDR architecture.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2016-SLDM-176, 号 8, p. 1-6, 発行日 2016-05-04
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会