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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2014
  4. 2014-SLDM-168

タイミングエラーへの耐性を持つフリップフロップ設計

https://ipsj.ixsq.nii.ac.jp/records/107100
https://ipsj.ixsq.nii.ac.jp/records/107100
3f885728-7e71-4160-af4b-5748213e8811
名前 / ファイル ライセンス アクション
IPSJ-SLDM14168001.pdf IPSJ-SLDM14168001.pdf (2.3 MB)
 2100年1月1日からダウンロード可能です。
Copyright (c) 2014 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2014-11-19
タイトル
タイトル タイミングエラーへの耐性を持つフリップフロップ設計
タイトル
言語 en
タイトル Design of Flip-Flop with Timing Error Tolerance
言語
言語 jpn
キーワード
主題Scheme Other
主題 タイミング設計手法
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
早稲田大学大学院基幹理工学研究科
著者所属
早稲田大学大学院基幹理工学研究科
著者所属
早稲田大学大学院基幹理工学研究科
著者所属
早稲田大学大学院基幹理工学研究科/芝浦工業大学工学部情報工学科
著者所属
早稲田大学大学院基幹理工学研究科
著者所属(英)
en
Grad. of Science and Engineering, Waseda University
著者所属(英)
en
Grad. of Science and Engineering, Waseda University
著者所属(英)
en
Grad. of Science and Engineering, Waseda University
著者所属(英)
en
Grad. of Science and Engineering, Waseda University / Dept. of Information Science and Engineering, Shibaura Insititute of Technology
著者所属(英)
en
Grad. of Science and Engineering, Waseda University
著者名 鈴木, 大渡

× 鈴木, 大渡

鈴木, 大渡

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史, 又華

× 史, 又華

史, 又華

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戸川, 望

× 戸川, 望

戸川, 望

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宇佐美, 公良

× 宇佐美, 公良

宇佐美, 公良

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柳澤, 政生

× 柳澤, 政生

柳澤, 政生

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著者名(英) Taito, Suzuki

× Taito, Suzuki

en Taito, Suzuki

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Youhua, Shi

× Youhua, Shi

en Youhua, Shi

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Nozomu, Togawa

× Nozomu, Togawa

en Nozomu, Togawa

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Kimiyoshi, Usami

× Kimiyoshi, Usami

en Kimiyoshi, Usami

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Masao, Yanagisawa

× Masao, Yanagisawa

en Masao, Yanagisawa

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論文抄録
内容記述タイプ Other
内容記述 集積回路の微細化の影響により,回路のばらつきが大きくなっており,設計に必要な電源電圧やクロック周波数のマージンが増大している.マージンの緩和のため,タイミングエラーへの耐性を持つ回路の構造が盛んに研究されている.本稿では,フリップフロップの動作とラッチの動作を動的に切り替えることによりタイミングエラー耐性を実現する Time Borrowing Flip-Flop(TBFF) のトランジスタレベルの構造を 2 通り提案したまた,HSPICE シミュレーションによる評価を行い,従来手法と比較して消費エネルギーを最大 20.6%削減できることを示した.
論文抄録(英)
内容記述タイプ Other
内容記述 Under the influence of the miniaturization of the integrated circuit, the variation of the operation condition of the circuit becomes bigger, and margins of the supply voltage and the clock frequency necessary for a design increase. For the mitigation of the margin, the structure of the circuit with the timing error tolerance is studied flourishingly. In this paper, we propose two new Time Borrowing Flip-Flops (TBFF) in transistor level to realize timing error tolerance by switching from flip-flop to latch dynamically. HSPICE simulation results show that the proposed TBFF can achieve up to 28.1% power reduction when compared with existing works.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2014-SLDM-168, 号 1, p. 1-6, 発行日 2014-11-19
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-21 09:09:01.972206
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