@techreport{oai:ipsj.ixsq.nii.ac.jp:00107100,
 author = {鈴木, 大渡 and 史, 又華 and 戸川, 望 and 宇佐美, 公良 and 柳澤, 政生 and Taito, Suzuki and Youhua, Shi and Nozomu, Togawa and Kimiyoshi, Usami and Masao, Yanagisawa},
 issue = {1},
 month = {Nov},
 note = {集積回路の微細化の影響により，回路のばらつきが大きくなっており，設計に必要な電源電圧やクロック周波数のマージンが増大している．マージンの緩和のため，タイミングエラーへの耐性を持つ回路の構造が盛んに研究されている．本稿では，フリップフロップの動作とラッチの動作を動的に切り替えることによりタイミングエラー耐性を実現する Time Borrowing Flip-Flop(TBFF) のトランジスタレベルの構造を 2 通り提案したまた，HSPICE シミュレーションによる評価を行い，従来手法と比較して消費エネルギーを最大 20.6%削減できることを示した．, Under the influence of the miniaturization of the integrated circuit, the variation of the operation condition of the circuit becomes bigger, and margins of the supply voltage and the clock frequency necessary for a design increase. For the mitigation of the margin, the structure of the circuit with the timing error tolerance is studied flourishingly. In this paper, we propose two new Time Borrowing Flip-Flops (TBFF) in transistor level to realize timing error tolerance by switching from flip-flop to latch dynamically. HSPICE simulation results show that the proposed TBFF can achieve up to 28.1% power reduction when compared with existing works.},
 title = {タイミングエラーへの耐性を持つフリップフロップ設計},
 year = {2014}
}