WEKO3
アイテム
電源電圧に応じてトランジスタサイズを最適化可能なセルライブラリの生成システム
https://ipsj.ixsq.nii.ac.jp/records/102759
https://ipsj.ixsq.nii.ac.jp/records/102759562a090e-430b-4104-8b48-b07478abddb9
名前 / ファイル | ライセンス | アクション |
---|---|---|
![]() |
Copyright (c) 2014 by the Information Processing Society of Japan
|
|
オープンアクセス |
Item type | Symposium(1) | |||||||
---|---|---|---|---|---|---|---|---|
公開日 | 2014-08-21 | |||||||
タイトル | ||||||||
タイトル | 電源電圧に応じてトランジスタサイズを最適化可能なセルライブラリの生成システム | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Layout Generation Tool for Standard Cell Library with Flexible P/N Well Boundaries for Low Voltage VLSI Design | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | 低消費電力設計 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
資源タイプ | conference paper | |||||||
著者所属 | ||||||||
京都大学大学院情報学研究科 | ||||||||
著者所属 | ||||||||
京都大学大学院情報学研究科 | ||||||||
著者所属 | ||||||||
京都大学大学院情報学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyoto University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyoto University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Kyoto University | ||||||||
著者名 |
西澤, 真一
× 西澤, 真一
|
|||||||
著者名(英) |
Shinichi, Nishizawa
× Shinichi, Nishizawa
|
|||||||
論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | セルベース設計を利用する ASIC において,スタンダードセルの特性は回路性能に大きな影響を与える.集積回路のエネルギー効率を高める手法として電源電圧の低下が有効であるが,トランジスタのオン電流は電源電圧や回路構造によって変動するため,電源電圧によって最適なスタンダードセルの構成は異なる.しかしスタンダードセルの設計は複雑であり,設計工数とコストが必要になる.本稿では,電源電圧に応じてトランジスタサイズを最適化したスタンダードセルライブラリを生成可能なライブラリ生成システムについて議論する.プロセスに依存しないシンボリックライブラリとプロセス情報を利用することで,特定のプロセスと電源電圧に最適化した物理レイアウトと回路図を生成する事が可能である.特定の電源電圧に対してトランジスタの P/N 比をセルごとに最適化することで,スタンダードセルの遅延性能を向上する事が可能である.本システムを利用して商用 28-nm FDSOI プロセスを対象にセルライブラリの生成を行う事ができることを確認した.また P/N 比をセルごとに最適化することで,P/N 比をすべてのセルで統一した場合に比べ,トランジスタスタックを持つセルの遅延特性が改善される事を確認した. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper discusses the standaed cell library generator for energy efficient VLSI design. The performance of standard cells has a strong impact on the performance of a circuit synthesized with the standard cell library. Loweing the supply voltage is one attractive way to improbe the energy efficiency of VLSI. However, the optimal gate width of each standard cell vary due to the supply voltage modulation since the on transistor on current depends on its supply voltage. We developed a standard cell library generator which can generate the standard cell library which is optimized for the specific supply voltage. Using both the process independent cell topology data and the mask design rule, generator program generates the actual cell layout which is mapped to the target mask design rule. Also, this system generates standard cell library which transistors P/N width are optimzied for specific supply voltage. We generate two set of standard cell librarys which targets commercial 28-nm FDSOI process. Result shows P/N width optimization reduces the cell delay which has stacked transistors. | |||||||
書誌情報 |
DAシンポジウム2014論文集 巻 2014, p. 97-102, 発行日 2014-08-21 |
|||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |