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論理BISＴにおけるスキャンイン電力制御回路のTEG評価について
https://ipsj.ixsq.nii.ac.jp/records/96107
https://ipsj.ixsq.nii.ac.jp/records/96107a54e4fec-d87f-4007-89c3-42c4147de287
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM13163042.pdf (1.2 MB)
2100年1月1日からダウンロード可能です。
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Copyright (c) 2013 by the Institute of Electronics, Information and Communication Engineers
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| SLDM:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-11-20 | |||||||
| タイトル | ||||||||
| タイトル | 論理BISＴにおけるスキャンイン電力制御回路のTEG評価について | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Design and evaluation of circuits to control scan-in power in logic BIST | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | テスト | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 九州工業大学／独立行政法人科学技術振興機構CREST | ||||||||
| 著者所属 | ||||||||
| 九州工業大学 | ||||||||
| 著者所属 | ||||||||
| 九州工業大学／独立行政法人科学技術振興機構CREST | ||||||||
| 著者所属 | ||||||||
| 九州工業大学／独立行政法人科学技術振興機構CREST | ||||||||
| 著者所属 | ||||||||
| 九州工業大学／独立行政法人科学技術振興機構CREST | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology / Japan Science and Technology Agency, CREST | ||||||||
| 著者名 |
加藤, 隆明
× 加藤, 隆明
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| 著者名(英) |
Takaaki, Kato
× Takaaki, Kato
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | スキャンベースの論理 BIST では高いテスト時電力の低減が課題となっている．しかしアプリケーション毎にその電力低減目標は異なるので，テスト時電力を低減するだけでなく，それを制御する技術開発が必要である．筆者らの先行研究では，スキャンイン時の ＦＦ のトグル率を制御可能な電力低減回路を提案した．本研究では電力制御回路を用いた具体的な制御手法を提案するとともに，TEG チップに電力制御回路を実装し，実際の電力低減効果の測定評価を行う. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Power reduction during testing with Logic BIST is a crucial problem; however, power controlling techniques are required as well as power reduction techniques because the required power level differs depending on its applications. The authors' previous study has proposed a power reducing circuit that controls toggle rate during scan-in mode. This paper proposes a power controlling method, which is based on the power controlling circuit, and its effectiveness is evaluated by measurement of a TEG that equips the power controlling circuit. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2013-SLDM-163, 号 42, p. 1-6, 発行日 2013-11-20 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
