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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2016
  4. 2016-ARC-221

プロセッサコアへの小規模ハードウェアトランザクショナルメモリ実装手法

https://ipsj.ixsq.nii.ac.jp/records/172904
https://ipsj.ixsq.nii.ac.jp/records/172904
7273365e-3c5c-45f9-9f2b-21b452a8c991
名前 / ファイル ライセンス アクション
IPSJ-ARC16221008.pdf IPSJ-ARC16221008.pdf (438.4 kB)
Copyright (c) 2016 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2016-08-01
タイトル
タイトル プロセッサコアへの小規模ハードウェアトランザクショナルメモリ実装手法
タイトル
言語 en
タイトル Efficient implementation method of a compact HTM into processor cores
言語
言語 jpn
キーワード
主題Scheme Other
主題 トランザクショナルメモリ
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
三重大学大学院工学研究
著者所属
三重大学大学院工学研究
著者所属
三重大学大学院工学研究
著者所属
三重大学大学院工学研究
著者所属(英)
en
Graduate School of Information Engineering, Mie University
著者所属(英)
en
Graduate School of Information Engineering, Mie University
著者所属(英)
en
Graduate School of Information Engineering, Mie University
著者所属(英)
en
Graduate School of Information Engineering, Mie University
著者名 櫻田, 賢大

× 櫻田, 賢大

櫻田, 賢大

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佐々木, 敬泰

× 佐々木, 敬泰

佐々木, 敬泰

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深澤, 祐樹

× 深澤, 祐樹

深澤, 祐樹

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近藤, 利夫

× 近藤, 利夫

近藤, 利夫

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著者名(英) Takahiro, Sakurada

× Takahiro, Sakurada

en Takahiro, Sakurada

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Takahiro, Sasaki

× Takahiro, Sasaki

en Takahiro, Sasaki

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Yuki, Fukazawa

× Yuki, Fukazawa

en Yuki, Fukazawa

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Toshio, Kondo

× Toshio, Kondo

en Toshio, Kondo

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論文抄録
内容記述タイプ Other
内容記述 現在,共有メモリ型マルチコアプロセッサが広く普及しており,並列処理に利用されている.並列処理において,一般に並列プログラムの実行順序が非決定的であることから,共有メモリは並行する複数のプロセスが実行順序に依存しないデータの一貫性を保持する必要がある.多くのプロセッサでは, このような排他制御手法として,アクセス権により制御するロックが採用されている. しかし, ロックでは並列処理を実質的に逐次処理で行うため,効率的ではない.そこで,並列に処理を行うために投機的なアクセスを許すトランザクショナルメモリと呼ばれる手法が提案されている.特にハードウェアにより実現したトランザクショナルメモリは,いくつかの商用プロセッサにおいても採用されている. しかし,それらのプロセッサでは, トランザクション処理を担うハードウェアの規模が大きい問題がある.そこで,扱うトランザクションを限定的にし, トランザクショナルメモリをコア内で留める,組込み用プロセッサ等の小規模なシステム向けのハードウェアトランザクショナルメモリの実装手法を提案する.
論文抄録(英)
内容記述タイプ Other
内容記述 Shared-memory multi-core processors have been widely used. Because execution order of parallel program is non-deterministic, system should maintain the data consistency without depending on execution order. Transactional memory (TM) is proposed as an exclusive control method required for parallel processing that replaces the lock. In this study, we propse implementation methodology of hardware TM to expand the store buffer in the processor core for embedded systems.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2016-ARC-221, 号 8, p. 1-6, 発行日 2016-08-01
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 07:32:25.378243
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