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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2015
  4. 2015-ARC-217

3次元積層プロセッサ向けフロアプランナの可視化

https://ipsj.ixsq.nii.ac.jp/records/145428
https://ipsj.ixsq.nii.ac.jp/records/145428
736699bb-6f85-4aa3-b772-7dd93c7b7944
名前 / ファイル ライセンス アクション
IPSJ-ARC15217019.pdf IPSJ-ARC15217019.pdf (1.3 MB)
Copyright (c) 2015 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2015-10-01
タイトル
タイトル 3次元積層プロセッサ向けフロアプランナの可視化
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
電気通信大学大学院情報システム学研究科
著者所属
電気通信大学大学院情報システム学研究科
著者所属
電気通信大学大学院情報システム学研究科
著者所属
東京大学大学院情報理工学系研究科
著者所属
電気通信大学大学院情報システム学研究科
著者所属
東京大学大学院情報理工学系研究科
著者所属(英)
en
Graduate School of Information Systems, University of Electro-Communications
著者所属(英)
en
Graduate School of Information Systems, University of Electro-Communications
著者所属(英)
en
Graduate School of Information Systems, University of Electro-Communications
著者所属(英)
en
Graduate School of Information Science and Technology, University of Tokyo
著者所属(英)
en
Graduate School of Information Systems, University of Electro-Communications
著者所属(英)
en
Graduate School of Information Science and Technology, University of Tokyo
著者名 村田, 篤志

× 村田, 篤志

村田, 篤志

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野村, 隼人

× 野村, 隼人

野村, 隼人

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吉見, 真聡

× 吉見, 真聡

吉見, 真聡

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入江, 英嗣

× 入江, 英嗣

入江, 英嗣

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吉永, 努

× 吉永, 努

吉永, 努

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坂井, 修一

× 坂井, 修一

坂井, 修一

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著者名(英) Atsushi, Murata

× Atsushi, Murata

en Atsushi, Murata

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Hayato, Nomura

× Hayato, Nomura

en Hayato, Nomura

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Masato, Yoshimi

× Masato, Yoshimi

en Masato, Yoshimi

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Hidetsugu, Irie

× Hidetsugu, Irie

en Hidetsugu, Irie

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Tsutomu, Yoshinaga

× Tsutomu, Yoshinaga

en Tsutomu, Yoshinaga

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Shuichi, Sakai

× Shuichi, Sakai

en Shuichi, Sakai

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論文抄録
内容記述タイプ Other
内容記述 TSV の開発により積層間の結線がより自由になり,3 次元積層技術の研究の利用を促進している.我々はプロセッサコア 3 次元化の効果や,そのような世代のプロセッサアーキテクチャのダイ上での配置,配線を簡易的に見積もるために,モジュールレベルの 3 次元積層プロセッサフロアプランナを開発している.今回の展示では,フロアプランナによってモジュールの配置が準最適化されていく様子を動画で表示する.
論文抄録(英)
内容記述タイプ Other
内容記述 Researches for 3D stacking technology advances according to the development of TSV that introduces more flexible connection between stacked layers. We are developing a module level fioorplanner for 3D processors to estimate the efficiency of the stacked processor and place and route on die. This presentation shows the movies that explains sequence of quasi-optimization for the place of the modules by the floorplanner.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2015-ARC-217, 号 19, p. 1-3, 発行日 2015-10-01
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 12:54:03.257526
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