@techreport{oai:ipsj.ixsq.nii.ac.jp:00145428,
 author = {村田, 篤志 and 野村, 隼人 and 吉見, 真聡 and 入江, 英嗣 and 吉永, 努 and 坂井, 修一 and Atsushi, Murata and Hayato, Nomura and Masato, Yoshimi and Hidetsugu, Irie and Tsutomu, Yoshinaga and Shuichi, Sakai},
 issue = {19},
 month = {Oct},
 note = {TSV の開発により積層間の結線がより自由になり，3 次元積層技術の研究の利用を促進している．我々はプロセッサコア 3 次元化の効果や，そのような世代のプロセッサアーキテクチャのダイ上での配置，配線を簡易的に見積もるために，モジュールレベルの 3 次元積層プロセッサフロアプランナを開発している．今回の展示では，フロアプランナによってモジュールの配置が準最適化されていく様子を動画で表示する．, Researches for 3D stacking technology advances according to the development of TSV that introduces more flexible connection between stacked layers. We are developing a module level fioorplanner for 3D processors to estimate the efficiency of the stacked processor and place and route on die. This presentation shows the movies that explains sequence of quasi-optimization for the place of the modules by the floorplanner.},
 title = {3次元積層プロセッサ向けフロアプランナの可視化},
 year = {2015}
}