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アイテム
詰将棋専用ハードウェアの作成
https://ipsj.ixsq.nii.ac.jp/records/10965
https://ipsj.ixsq.nii.ac.jp/records/109657d48a150-f269-498e-b0a7-8751ecd5b736
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2004 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Journal(1) | |||||||
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公開日 | 2004-03-15 | |||||||
タイトル | ||||||||
タイトル | 詰将棋専用ハードウェアの作成 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Implementation of Tsume Shogi Hardware | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | 論文 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
資源タイプ | journal article | |||||||
その他タイトル | ||||||||
その他のタイトル | ゲーム | |||||||
著者所属 | ||||||||
筑波大学大学院博士課程工学研究科 | ||||||||
著者所属 | ||||||||
ビー・ユー・ジー株式会社 | ||||||||
著者所属 | ||||||||
筑波大学機能工学系 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Doctoral Program in Engineering, University of Tsukuba | ||||||||
著者所属(英) | ||||||||
en | ||||||||
B.U.G., Inc. | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Institute of Engineering Mechanicsand Systems, University of Tsukuba | ||||||||
著者名 |
堀洋平
× 堀洋平
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著者名(英) |
Yohei, Hori;HisanoriSaito;TsutomuMaruyama
× Yohei, Hori;HisanoriSaito;TsutomuMaruyama
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 将棋プログラムの棋力の向上のために,専用ハードウェアシステムの開発は必 要不可欠である.本研究ではシステム開発の第1段階として, Field-Programmable Gate Array(FPGA)を使用し詰 将棋の専用ハードウェアの作成を行った. FPGAはユーザ自らが回路構成を変更することのできるLSIであり,また内部に 大容量のRAMを有するため,きわめて並列度の高い演算をチップ内部で実現するこ とができる. この特長を活かし,詰将棋に適した並列・パイプラインアーキテクチャを開発 した.本研究で作成したハードウェアでは,局面情報データを複数のモジュー ルで並列に生成し,これらのデータをパイプライン処理によって指手データ へと変換することで高速な演算を可能にした.また,指手を複数のカテゴリに 分類し,これらを並列・パイプライン処理によって生成することによりさらな る高速化を実現した. 本論文では,詰将棋ハードウェアにおける指手生成の手法とアーキテクチャにつ いて述べた後,実際に問題局面を解いてハードウェアの性能について議論する. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Developing dedicated hardware systems is an essential approach to improve play strength of shogi programs. To date, use of programmable devices for shogi hardware has been proposed as a feasible method to resolve the problems of high cost and long developing time of hardware implementation. To devise architecture of shogi hardware, we first implemented a tsume shogi solver on a Field-Programmable Gate Array (FPGA). With the ample hardware resource of an FPGA, we implemented highly parallelized architecture on a single chip and realized high-speed computation of tsume-shogi. In this paper, a procedure to generate moves in tsume shogi hardware and its architecture are described. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN00116647 | |||||||
書誌情報 |
情報処理学会論文誌 巻 45, 号 3, p. 1014-1031, 発行日 2004-03-15 |
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ISSN | ||||||||
収録物識別子タイプ | ISSN | |||||||
収録物識別子 | 1882-7764 |