冗長な計算を伴わない3次元FDTD法の時空間タイリング

• Item type: Trans(1)
• 公開日: 2013-01-31
• タイトル: 冗長な計算を伴わない3次元FDTD法の時空間タイリング
• タイトル / 言語: en
• タイトル: Temporal and Spatial Tiling Method without Redundant Calculations for Three-dimensional FDTD Method
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: [数値計算] FDTD法，キャッシュチューニング，タイリング，マルチコアプロセッサ，スレッド並列処理
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者名: 南, 武志; 岩下, 武史; 中島, 浩
• 著者名(英): Takeshi, Minami; Takeshi, Iwashita; Hiroshi, Nakashima
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では高周波電磁場解析の一手法である 3 次元 FDTD 法におけるキャッシュメモリを考慮した性能改善手法の提案と性能評価を行う． 3 次元 FDTD 法の計算カーネルは時間発展に関するループにより与えられ，各タイムステップにおいて電場と磁場の値が交互に更新される． 3 次元 FDTD 法の計算カーネルは演算あたりのロード/ストア量が大きく，一般にメモリ帯域の影響を受けやすい計算である．キャッシュメモリのヒット率を向上させメインメモリへのアクセスによる性能の低下を軽減する性能改善手法として，解析領域をタイルと呼ぶ小領域に分割し各タイル内で複数のタイムステップに関する処理を連続して行うタイリングと呼ばれる手法が存在する．しかし，単純な固定タイルによる実装では，タイルの辺縁領域に対する冗長な計算がオーバヘッドとなっていた．そこで，本論文ではタイリング手法において，タイルの位置を時間ステップごとに変化させ計算量の増加を防ぐ手法を提案する．提案手法を評価した結果， AMD 製クアッドコア Opteron プロセッサよる数値実験において 4 スレッドによる並列処理を行った場合，一般的な 3 次元 FDTD 法の実装と比較して計算時間を約 50% 短縮させることに成功した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper deals with performance improvement of three dimensional FDTD kernel for high frequency electromagnetic field analyses. The FDTD method is one of explicit time stepping methods. The electric and magnetic fields are updated alternately in each time step. Since the calculation of the FDTD method has a large byte/flop ratio, its performance is limited by memory throughput. For a remedy of it, there is a technique called tiling, in which the analyzed domain is divided into multiple small domains, or tile. By updating electrical and magnetic fields in each tile in multiple time steps, we can utilize cache data efficiently. However, when we implement tiling based on simple fixed size tiles, redundant calculations are required for overlapped tile peripheries. In this paper, we propose a new tiling technique for three dimensional FDTD method without redundant calculations. This method prevents an increase in the amount of calculations by changing the position of the tile at each time step. Numerical tests on a quad-core AMD Opteron processor show that the proposed three dimensional FDTD method attains up to 50 percent reduction in the calculation time compared with an ordinary implementation of the three dimensional FDTD method.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 6, 号 1, p. 56-65, 発行日 2013-01-31
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会