HDRアーキテクチャを対象とした同時実行指向スケジューリングを用いたクロック設計考慮低電力化高位合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2012-11-19
• タイトル: HDRアーキテクチャを対象とした同時実行指向スケジューリングを用いたクロック設計考慮低電力化高位合成手法
• タイトル / 言語: en
• タイトル: Energy-efficient High-level Synthesis Considering Clock Design for HDR Architectures
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 低消費電力設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属(英): en
• 著者所属(英): Grad.of Fundamental Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Grad.of Fundamental Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Grad.of Fundamental Science and Engineering, Waseda University
• 著者名: 赤坂, 宏行; 柳澤, 政生; 戸川, 望
• 著者名(英): Hiroyuki, Akasaka; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 現在 LSI の小型化や高性能化に伴い携帯端末の需要が増加し，電池の耐久性や端末の発熱問題が発生しているまた， LSI 設計プロセスの微細化に伴い，ゲート遅延に対する配線遅延の割合が増加し続けている．そこで消費電力の削減と配線遅延の予測を図った高位合成が必要となる．本論文では HDR アーキテクチャを対象に同時実行指向スケジューリングを適用し，クロックツリーの消費エネルギーを含めた全消費エネルギーが最小となるようハドルを構成する手法を提案する．通常よりクロックゲーティングでクロックを遮断するステップ数を増やすことに着目し，同時に実行する演算を増加させるスケジューリングを実行する．高位合成の段階でクロックゲーティングのタイミングを合わせこむことで，論理合成後にクロックゲーテイングを適用するよりクロックゲーテイングの効果を高める．さらにクロックツリーの消費エネルギーを含めて最小エネルギーとなるようクロックゲーティングタイミングを決定する．計算機実験により提案手法は従来手法と比較して最大 21.2％ の消費エネルギーを削減できることを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: With the miniaturization of LSIs and its increasing performance, demand for high-functional portable devices has grown significantly. At the same time, the problems for battery runtime and device overheating have occurred. On the other hand, the ratio of an interconnection delay to a gate delay has continued to increase as device feature size decreases. We have to estimate the interconnection delay and reduce energy consumption even in a high-level synthesis stage. In this paper, we propose high-level synthesis considering clock design for HDR architectures with concurrency-oriented scheduling. Firstly we focus on the number of the control steps at which we can apply the clock gating to registers and we schedule and bind operations to be performed at the same time. By adjusting the clock gating timings in a high-level synthesis stage, we enhance the effect of clock gatings than applying clock gatings after logic synthesis. Secondly, we determine the clock gating timings to minimize all energy consumption including clock tree energy. The experimental results show that our proposed algorithm reduces energy consumption by a maximum of 21.2% compared with several conventional algorithms.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2012-SLDM-158, 号 23, p. 1-6, 発行日 2012-11-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会