中断可能な優先度継承キューイングスピンロックとそのハードウェア実装

• Item type: Trans(1)
• 公開日: 2011-05-12
• タイトル: 中断可能な優先度継承キューイングスピンロックとそのハードウェア実装
• タイトル / 言語: en
• タイトル: Preemptable Priority Inheritance Queueing Spin Lock and its Hardware Implementation
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 実時間処理
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 名古屋大学大学院情報科学研究科
• 著者所属: 名古屋大学大学院情報科学研究科附属組込みシステム研究センター
• 著者所属: 名古屋大学大学院情報科学研究科附属組込みシステム研究センター
• 著者所属: 名古屋大学大学院情報科学研究科／名古屋大学大学院情報科学研究科附属組込みシステム研究センター
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nagoya University
• 著者所属(英): en
• 著者所属(英): Center for Embedded Computing Systems, Nagoya University
• 著者所属(英): en
• 著者所属(英): Center for Embedded Computing Systems, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nagoya University / Center for Embedded Computing Systems, Nagoya University
• 著者名: 一場, 利幸; 松原, 豊; 本田, 晋也; 高田, 広章
• 著者名(英): Toshiyuki, Ichiba; Yutaka, Matsubara; Shinya, Honda; Hiroaki, Takada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マルチコアプロセッサを用いたリアルタイムシステム向けの排他制御アルゴリズムとして，数多くのキューイングスピンロックアルゴリズムが提案されている．これらの多くは，単一のロックを取得する状況を想定しているため，複数のロックを同時に取得する場合には，コア数に対するスケーラビリティとリアルタイム性を両立させることができないという問題がある．本論文では，スピンロックが満たすべき要件を示し，この要件を満たす複数のロックを同時に取得する中断可能な優先度継承キューイングスピンロックアルゴリズムを提案する．さらに，提案アルゴリズムをハードウェアで実装することで高速に実行できる手法について述べる．ロック取得要求から解放までの時間と割込み応答性を実機で測定し，提案アルゴリズムが要件を満たすかどうか評価した．ハードウェア実装はソフトウェア実装に比べて，最大 3.11 倍高速化した．スピンロックというプリミティブな排他制御を3倍高速化できたことは，高い応答性が求められるシステムに対する有用性が高いと考えられる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Many queueing spin lock algorithms for exclusive accesses on multicore real-time systems have been proposed. Most of the algorithms are only for a single spin lock. Therefore they can not satisfy both of real-time property and scalability for increasing the number of cores in the nested spin locks. In this paper, we propose a preemptive priority inheritance queueing spin locks algorithm for nested spin locks. Moreover the design of a queueing spin lock hardware for supporting the algorithm is described. As the evaluation of the algorithm, acquiring and releasing time of nested locks and interrupt latency are measured with a FPGA evaluation board. In the evaluation, the hardware implementation achieved 3.11 times speedup against the software implementation. It is useful in a system that requests a high response.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 4, 号 3, p. 133-146, 発行日 2011-05-12
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会