WEKO3
アイテム
離散事象並列シミュレーションにおける動的負荷均等化
https://ipsj.ixsq.nii.ac.jp/records/60367
https://ipsj.ixsq.nii.ac.jp/records/60367f85fcb73-f027-4835-8844-624f6e139f82
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC97128013.pdf (562.3 kB)
|
Copyright (c) 1998 by the Information Processing Society of Japan
|
|
| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1998-03-05 | |||||||
| タイトル | ||||||||
| タイトル | 離散事象並列シミュレーションにおける動的負荷均等化 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Dynamic Load Balancing in Parallel Discrete Event Simulation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| School of Science and Engineering, WASEDA University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| School of Science and Engineering, WASEDA University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| School of Science and Engineering, WASEDA University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| School of Science and Engineering, WASEDA University | ||||||||
| 著者名 |
根本, 貴由
西, 昌吾
三橋, 純
成田, 誠之助
× 根本, 貴由 西, 昌吾 三橋, 純 成田, 誠之助
|
|||||||
| 著者名(英) |
Takayoshi, Nemoto
Syougo, Nishi
Jun, Mitsuhashi
Seinosuke, Narita
× Takayoshi, Nemoto Syougo, Nishi Jun, Mitsuhashi Seinosuke, Narita
|
|||||||
| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 離散事象並列シミュレーションにおいて、モデルを分割し並列計算機にマッピングした状態の善し悪しが、並列処理の効率に大きく影響する。そこで、効率的なマッピング結果を得るため、できる限り多くの情報をモデルから読み出す努力がなされてきた。しかし、並列処理に伴う仮想時刻同期処理のオーバーヘッドなどをモデルの状態から読み出すことは非常に困難であるため、実際に並列処理を行うと、各プロセッサの負荷バランスが状況により不均衡になってしまうことが多かった。本稿において、シミュレーション中にマッピング状態を適宜変更するシミュレータを並列計算機AP1000上に実装し、評価を行った結果、並列処理による負荷バランスの低下を改善できることが確認できた。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Paranel Discrete Event Simulation is greatly influenced the efficiency by the conditions of partitioning and mapping models on to parallel computers. Much effort has been directed toward getting for better mapping results. In spite of the effort, however it is very difficult to predict the overhead involved in virtual time synchronization. In many cases, the load of each processor is not balanced in the simulation. In this paper, a dynamic load-balancing simulator is implemented and evaluated on an AP1000. It is ensured that the proper approach can improve unbalanced processing load stemming from parallel simulation. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1998, 号 18(1997-ARC-128), p. 73-78, 発行日 1998-03-05 |
|||||||
| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
