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アイテム
高速画像生成装置におけるプロセッサユニットの構成
https://ipsj.ixsq.nii.ac.jp/records/39141
https://ipsj.ixsq.nii.ac.jp/records/39141f5fbc144-2936-4db5-82bd-de74431cfce6
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-CG86024002.pdf (1.0 MB)
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Copyright (c) 1986 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1986-11-07 | |||||||
| タイトル | ||||||||
| タイトル | 高速画像生成装置におけるプロセッサユニットの構成 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | An Architecture of a Processing Unit for a High - Speed Image Generation System | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| NTT電気通信研究所 | ||||||||
| 著者所属 | ||||||||
| NTT電気通信研究所 | ||||||||
| 著者所属 | ||||||||
| NTT電気通信研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Electrical Communications Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Electrical Communications Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Electrical Communications Laboratories | ||||||||
| 著者名 |
三ツ矢, 英司
玉邑, 嘉章
秋本, 高明
× 三ツ矢, 英司 玉邑, 嘉章 秋本, 高明
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| 著者名(英) |
Eiji, Mitsuya
Yoshiaki, Tamamura
Taka-Aki, Akimoto
× Eiji, Mitsuya Yoshiaki, Tamamura Taka-Aki, Akimoto
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 視覚メディアを媒介とするコミニュケーション手段への期待が高まると共に、リアルな画像を作成できるコンピュータ・グラフィックス(CG)技術が注目を集めている。しかし、自由にリアルな画像を生成する手段とするには、まだ多くの技術を解決する必要がある。筆者らは、3次元CGのための柔軟な処理環境を実現する観点から、高速画像生成装置の検討・試作を進めている。本稿では、本装置のプロセッサユニットの構成について報告する。これは、複数の浮動小数点演算器によるベクトルの並列演算と、形状データを高速にアクセスするためのアドレス演算機構、および画像データの高速転送機構等をもつ高性能プロセッサユニットである。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Computer Graphics (CG) will be able to apply attractive visual communication systems. However, there are many technical problems in CG systems, typical one is the performance bottleneck. We have designed an high-speed image generation system based on multiprocessor architecture, composed of processor units (PU). In this paper, the architecture of the PU, which has two operation units, called VFPP and SP, is presented. VFPP consists of three floating point processor (FPP) and excutes 3-D vector operation. SP consists of FPP and ALU connecting each other and excutes scalar operation and controls other resources. For high-performance of data accessing, an mamory address generator and a high-speed data bus architecture are also implemented. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10100541 | |||||||
| 書誌情報 |
情報処理学会研究報告グラフィクスとCAD（CG） 巻 1986, 号 71(1986-CG-024), p. 9-16, 発行日 1986-11-07 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
