WEKO3
アイテム
束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価
https://ipsj.ixsq.nii.ac.jp/records/27240
https://ipsj.ixsq.nii.ac.jp/records/2724032c2ec2d-ff8b-4705-a5d6-6a02b6a45970
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2004 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2004-12-02 | |||||||
タイトル | ||||||||
タイトル | 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの性能及びコスト評価 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Performance Evaluation of Low - Power Handshake Protocol for Bundled - Data Asynchronous Circuits | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
電気通信大学 電気通信学研究科 | ||||||||
著者所属 | ||||||||
電気通信大学 電気通信学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Computer Science, The University of Electro - Communications | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Computer Science, The University of Electro - Communications | ||||||||
著者名 |
清水, 雅一
阿部, 公輝
× 清水, 雅一 阿部, 公輝
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著者名(英) |
Masakazu, Shimizu
KÔKi, Abe
× Masakazu, Shimizu KÔKi, Abe
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 我々は非同期システム設計方式の一つである束データ方式非同期回路におけるタイミング信号生成回路の低消費電力化手法について報告した.本論文では,速度,面積,消費電力などの点について提案手法と従来のハンドシェイクプロトコルを比較し,また,FIFOをレイアウトした際の面積,クロックツリー及びタイミング信号生成回路の消費電力を測定することで同期式回路との比較も行った.トランジスタレベルでのシミュレーションの結果,本手法のタイミング信号生成回路は従来法に比べ,オーバーヘッドが小さく,最大で50%の電力削減ができ,遅延生成回路の面積増加率も1/2以下であった.また,同速度で動作させた場合,本手法を用いた束データ方式非同期回路は同期式に比べ面積が約1.1倍,消費電力が約1.2倍になることが分かった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In the past we proposed a low power timing generator for bundled-data asynchronus circuits. In this paper we compared the proposed method with the timing generators of existent handshake protocol in respect of speed, are a and power consumption. We also compared the method with synchronus circuits in respect of the area and power consumptions of the clock trees and the timing generators in the layout of various FIFOs. From the simulation results at the trangistor level our method was proved was proved to have low overhead compared to existent methods. And the power consumption was also reduced by 50%, the increase rate of circuit area was less than 1/2. when oprated at equal speed, the area and power consumption of the asynchronus circuits using our method were found to be 1.1 times and 1.2 times respectively, compared to synchronus circuits. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2004, 号 122(2004-SLDM-117), p. 101-106, 発行日 2004-12-02 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |