FPGAにおける超長ビット幅浮動小数点演算の手法の検証

• Item type: SIG Technical Reports(1)
• 公開日: 2024-11-05
• タイトル: FPGAにおける超長ビット幅浮動小数点演算の手法の検証
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 筑波大学大学院理工情報生命学術院
• 著者所属: 筑波大学大学院理工情報生命学術院
• 著者所属: 筑波大学大学院理工情報生命学術院／熊本大学 半導体・デジタル研究教育機構
• 著者名: 川崎, 真太郎; 桑澤, 玄; 山口, 佳樹
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，科学技術計算や物理シミュレーションの分野において，より高精度な浮動小数点演算が求められている．しかし，従来の CPU や GPU では，IEEE754 規格で定義された binary64（倍精度）までの浮動小数点演算器しかハードウェアでサポートしておらず，binary128 (四倍精度) や binary256 (八倍精度) などの超長ビット幅の演算はソフトウェアエミュレーションに頼らざるを得ない．その結果，計算速度の低下やエネルギー効率の悪化が問題となっている．本研究では，先行研究で提案した Chisel を用いたパラメータ化可能な浮動小数点演算器ジェネレータを活用し，超長ビット幅の浮動小数点演算器の評価実験を行う．具体的には，仮数部を分割して乗算・加算を行う手法を採用し，FPGA 上の DSP ブロックを効率的に利用することで，高性能かつ省リソースな実装を目指す．また，仮数部のビット幅や分割数，パイプライン段数などのパラメータを調整し，最適な設計を探求する．実験では，binary64 から binary512 までの超長ビット幅の浮動小数点乗算器を FPGA 上に実装し，リソース使用量，動作周波数，消費電力などの指標について評価を行った．その結果，仮数部の分割とパイプライン化により，動作周波数の向上とリソース効率の改善が確認された．特に，従来手法と比較して，超長ビット幅の演算器において性能が向上することを示した．本研究により，FPGA を用いた超長ビット幅の浮動小数点演算器の効率的な設計手法が示され，科学技術計算や物理シミュレーションにおける高精度計算の高速化に貢献できることを明らかにした．今後は，提案手法を他の演算器や実アプリケーションへ適用し，さらなる性能向上と応用範囲の拡大を目指す．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2024-SLDM-207, 号 9, p. 1-6, 発行日 2024-11-05
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会