テーブル引きを用いた乗算不要のCNNアクセラレータの提案とそのFPGA実装

• Item type: SIG Technical Reports(1)
• 公開日: 2024-11-05
• タイトル: テーブル引きを用いた乗算不要のCNNアクセラレータの提案とそのFPGA実装
• タイトル / 言語: en
• タイトル: FPGA Implementation of Multiplication-Free Table-Lookup-Based CNN Accelerator
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 産業技術総合研究所先端半導体研究センター
• 著者所属: 産業技術総合研究所先端半導体研究センター
• 著者所属: 産業技術総合研究所先端半導体研究センター
• 著者所属: 産業技術総合研究所先端半導体研究センター
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者名: 更田, 裕司; 片下, 敏宏; 堀, 洋平; 日置, 雅和
• 著者名(英): Hiroshi, Fuketa; Toshihiro, Katashita; Yohei, Hori; Masakazu, Hioki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，乗算をテーブル引きに置き換えることで，CNN (畳み込みニューラルネットワーク) の推論処理を高効率に実行可能なアクセラレータ技術を提案する．従来，ベクトル量子化を用いてテーブル引きで CNN 処理を近似計算する手法が存在したが，推論精度が劣化する為，MNIST や CIFAR10 などの簡単な画像認識タスクにしか適用されていなかった．本研究では，ベクトル量子化に残差を利用する手法を提案し，これを ResNet-18 モデルに適用することで，より複雑な ImageNet 1000 画像分類タスクの精度劣化を 5% 以下に抑えられることを示す．さらに，AMD 社の ZCU104 評価ボードに搭載された Zynq Ultrascale+ FPGA 上に提案技術を実装し，性能評価を行ったので，その結果も報告する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, a table lookup-based computing technique is proposed to perform convolutional neural network (CNN) inference without multiplication. Conventionally, table lookup-based techniques to approximate CNN computations by using vector quantization has been proposed. However, they have been only adopted to simple image recognition tasks, such as MNIST and CIFAR10, because they degrade the inference accuracy. In this work, we propose a new computing technique by using residual vector quantization, and we show that we can achieve an inference accuracy degradation of below 5% for ResNet- 18 model on ImageNet 1000 classification. In addition, the proposed CNN accelerator is implemented on a ZCU104 evaluation board with a Zynq UltraScale+ FPGA, and its performance are shown.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2024-SLDM-207, 号 8, p. 1-6, 発行日 2024-11-05
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会