サイドチャネル攻撃耐性の効率的な評価が可能なフレームワーク~高位合成によるAES回路の評価をケーススタディとして~

• Item type: SIG Technical Reports(1)
• 公開日: 2024-06-03
• タイトル: サイドチャネル攻撃耐性の効率的な評価が可能なフレームワーク~高位合成によるAES回路の評価をケーススタディとして~
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 評価手法
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学情報理工学系研究科
• 著者名: 小島, 拓也
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 消費電力や電磁波，処理時間の違いなどのサイドチャネル情報を用いて，暗号処理モジュールの内部状態を予測し鍵などの機密情報を盗み出すサイドチャネル攻撃は暗号技術を中核とした情報の保護や認証技術を脅かす存在である．安全な暗号処理モジュールの開発を行うには，Test Vector Leakage Assessment (TVLA) などの評価に加えて，100 万ほどの大量のトレースを用いたとしても相関電力解析による攻撃が成功しないことを確認する必要がある．暗号処理モジュールの評価を効率的に行うためには，対象モジュールの実装に加えて暗号処理中の電力波形を測定する実験環境の構築や，大量のトレースデータを高速に解析するソフトウェアが必要不可欠である．本研究では，この評価プロセスにおける実装コストを最小化するために，1) サイドチャネル攻撃の研究で標準的に用いられる評価ボード SAKURA-X を対象に，AXI バスを持つ暗号処理モジュールの接続が可能な設計テンプレート，および，2) 設計テンプレートを利用可能なドライバ，GPU やメニーコアプロセッサを活用して高速に解析可能なソフトウェアツールを含むフレームワークを提案する．本研究で実装したソフトウェアは，オープンソースの解析ツールである ChipWhisperer のプラグインとして提供しているため，本研究で利用する評価環境以外でも有用である．相関電力解析に関しては，GPU を用いることで，ChipWhisperer の実装を用いた場合と比べて最大で 450 倍程度の高速化を達成した．さらに，ケーススタディとして，Vitis HLS を用いて設計された AES 処理回路を評価し，提案した設計テンプレートの有用性の確認を行った．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2024-ARC-257, 号 20, p. 1-6, 発行日 2024-06-03
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会