WEKO3
アイテム
SR11000モデルH1のノード構成とスケーラビリティ評価
https://ipsj.ixsq.nii.ac.jp/records/23370
https://ipsj.ixsq.nii.ac.jp/records/233708666fff5-65c3-42cf-8a66-da5d18265bc1
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC03155011.pdf (249.3 kB)
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Copyright (c) 2003 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2003-11-27 | |||||||
| タイトル | ||||||||
| タイトル | SR11000モデルH1のノード構成とスケーラビリティ評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Node Architecture and Scalability Evaluation of SR11000 model H1 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （株）日立製作所央研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所中央研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所中央研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所中央研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所中央研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi, Ltd., Central Research Laboratory | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi, Ltd., Central Research Laboratory | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi, Ltd., Central Research Laboratory | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi, Ltd., Central Research Laboratory | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi, Ltd., Central Research Laboratory | ||||||||
| 著者名 |
青木, 秀貴
高山, 恒一
中村, 友洋
松居, 昭宏
助川, 直伸
× 青木, 秀貴 高山, 恒一 中村, 友洋 松居, 昭宏 助川, 直伸
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| 著者名(英) |
Hidetaka, Aoki
Koichi, Takayama
Tomohiro, Nakamura
Akihiro, Matsui
Naonobu, Sukegawa
× Hidetaka, Aoki Koichi, Takayama Tomohiro, Nakamura Akihiro, Matsui Naonobu, Sukegawa
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | POWER4+プロセッサによる8CPU超のSMPノードでは，各CPUがL2キャッシュミスを起こした際に発行するスヌープ要求同士の競合により，性能低下が発生する。このスヌープ競合の影響を評価した結果，スヌープ競合の発生しない8CPU構成と比べ，24CPU構成／32CPU構成ではアプリケーション実行時にそれぞれ平均20%／27%の性能低下を起こすのに対し，16CPU構成では平均10%の性能低下にとどまり，CPU数に対する高い性能スケーラビリティを実現できることがわかった。この結果に基づき，SR11000モデルH1のノードを16CPU構成とした。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In a POWER4+ SMP node of more than 8 CPUs, performance degradation can be caused by the conflict among snoop requests, which are issued when each data access misses L2 cache. The evaluation results show the average performance degradation by the snoop-request conflict is 10% in a 16-CPU node compared to a conflict-free 8-CPU node, while 20% in a 24-CPU node and 27% in a 32-CPU node each. In order to achieve good performance scalability to the number of CPUs, we decided the 16-CPU node of SR11000 model H1 on the basis of this result. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2003, 号 119(2003-ARC-155), p. 75-80, 発行日 2003-11-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
