| Item type |
Symposium(1) |
| 公開日 |
2023-08-23 |
| タイトル |
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タイトル |
整数計画法を用いた3層ボトルネックチャネルトラック割当て法 |
| タイトル |
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言語 |
en |
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タイトル |
Three-layer Bottleneck Channel Track Assignment by ILP |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
アナログ回路設計，ポスター |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_5794 |
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資源タイプ |
conference paper |
| 著者所属 |
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東京工業大学 |
| 著者所属 |
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東京工業大学 |
| 著者所属 |
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東京工業大学 |
| 著者所属 |
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(株)ジーダット |
| 著者所属 |
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(株)ジーダット |
| 著者所属 |
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(株)ジーダット |
| 著者名 |
谷口, 和弥
田湯, 智
高橋, 篤司
モロンゴ, マチュー
南, 誠
西岡, 克也
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| 著者名(英) |
Kazuya, Taniguchi
Satoshi, Tayu
Atsushi, Takahashi
Mathieu, Molongo
Makoto, Minami
Katsuya, Nishioka
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
性能仕様を満たすアナログ集積回路を低面積で実現する自動設計技術が求められている．ボトルネック配線方式における，各ネットの端子がボトルネック領域の左右の接続領域の上辺に 1 端子ずつ配置された 2 端子ネット問題「U 字型 3 層物理配線問題」に対し，整数線形計画法を用いて各ネットのトラック割当てと配線層割当てを決定するアルゴリズムを提案する．すべての許容解を表現できる定式化を用いると，ネット数 30 の問題に数時間以上の計算時間を要するが，提案手法は，各ネットの配線パターンを，配線可能性を考慮して 3 種類に限定することで，ネット数が 300 程度の問題に対して数秒で解を出力する． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
Design automation that realizes analog integrated circuits to meet performance specifications in a small area is desired. In this paper, An algorithm for a bottleneck channel routing problem that uses Integer Linear Programming is proposed. The proposed algorithm determines the track and layer assignment of nets for three-layer bottleneck channel routing problem with layout constraints in which pins of each net are placed on the upper boundary of the adjacent regions on both sides of the bottleneck channel. The proposed algorithm restricts the routing pattern of each net to one of three patterns by taking feasibility into account, and outputs a solution in a few seconds when the number of nets is 300. |
| 書誌情報 |
DAシンポジウム2023論文集
巻 2023,
p. 199-206,
発行日 2023-08-23
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| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-DAS2023032.pdf (1.2 MB)
